本发明涉及集成电路中用于存储数据的静态随机存取存储器(staticrandomaccessmemory,SRAM)，尤其是包含鳍状晶体管结构(FinFET)的静态随机存取存储器。本发明另有关于上述所谓包含有鳍状晶体管结构的静态随机存取存储器的布局图案以及形成方法。
背景技术：
：：现代的数字数据处理器，因应不同的功能和需求，通常包含几种不同类型的存储元件。动态存储器通常将数据以电荷形式存在电容器中，以拥有更快的处理速度，并且在任何时间都可以选择性地找寻存储于部分位置的数据内容。然而，动态存储器必须定期刷新，以补偿从电容泄漏电荷的可能性，不利于较长存取时间的使用。静态存储器元件，如具有多行、列(而构成阵列)的静态随机存取存储器(staticrandomaccessmemory,SRAM)，被广泛地使用在集成电路装置。每个存储单元包括一个不需刷新的双稳态电路(bistablecircuit)。各双稳态电路包括至少两个晶体管和附加的选择/传送晶体管，因此可以提高从一个双稳态状态切换到另一个双稳态状态的速度。各双稳态电路的开关速度受到晶体管的控制电极的电阻和电容、以及晶体管的电路的连接方式决定，从而决定其输出电压的转换速率。由于业界期望在适合大小的芯片上制作更多的SRAM阵列，因此必须要减少各单元的尺寸，并且增加芯片上元件的密度。是以，晶体管的电阻和电容和其在SRAM单元中的连接将尽可能微小化，以改善元件性能。传统的SRAM元件面积往往占据整个芯片的50％以上或更多的面积，故限制了芯片上其他逻辑元件的数量。在FinFET晶体管的技术进步下，整合FinFET结构技术，可有效改进SRAM单元在芯片上的密集度，减少每单位SRAM在芯片面积上的占有率(占有面积)，从而让SRAM仅占用较小的芯片面积。与现有的平面MOS晶体管最大的差别是，平面MOS的通道仅 位于半导体基底表面处，FinFET晶体管则具有立体三维方向的通道结构。图1是一个鳍状晶体管结构10的示意图，包括一基板18、源极11、漏极12、栅极绝缘层13和栅极导体层14。晶体管通道形成在一个凸起的鳍状结构(也就是鳍状结构16)的顶面与两侧壁，鳍状结构包括至少一或多种半导体材料。栅极导体层14通常为金属栅极，延伸并跨越过鳍状结构16与栅极绝缘层13，且栅极绝缘层13设置在栅极导体层14和鳍状结构16之间。鳍状结构位于源极11和漏极12之间被栅极绝缘层13和栅极导体层14所覆盖的至少三个表面区域，可作为晶体管的通道区(图未示)。晶体管的通道区愈大，就可允许更多电流通过。因此鳍状晶体管结构10具有比传统的平面的FET晶体管更好的电流驱动能力。相比于平面型晶体管，SRAM单元中的FinFET晶体管具有立体形状，能增加通道宽度、减少通道长度却不增加芯片面积。此方案可在低硅基底面积下提供合理的通道宽度，使得SRAM的整体尺寸得以降低。上述技术，以目前已经的掩模技术，即可拥有优秀的良率，若更积极降低尺寸，甚至可将最小图案尺寸降至15nm或更小。通常，SRAM存储单元阵列的设计布局，包括设置在一对假想位线(imaginarybitline)之间的位单元，其中各假想位线具有位线金属接触件排列其上。在一设计布局中，位单元也可以被假想字符线所排列而成的各列分隔。此外，位单元为形成在致密区(densearea)内的阵列结构，被隔离区(isolationarea)或当前的连接区域内的虚置边缘单元所包围。虚置边缘单元具有多种不同功能，举例来说，可用于产生一个时序信号、执行增强功能、或是替换不良单元及/或帮助改善处理例如在制作过程中因蚀刻而产生的不均匀性等。每一个位单元可以包含例如六个鳍状晶体管，并连接至单一端口，或者是包含八个鳍状晶体管，而分别连接至两个不同端口。SRAM存储单元及阵列是由在FinFET晶体管上方形成金属接触件如字符线接触件、位线接触件、Vss接触件及Vcc接触件所制造成。此些金属接触件将SRAM存储单元及阵列电连接在一起，以确保正常的读取和写入操作字符线接触件是由较高的内连层(多层)，如第一金属(M1)层电连接；位线接触件是由较高的内连层(多层)如第一金属(M1)层、第一插塞(V1)层与第二金属(M2)层电连接。然而，根据现有技术中的设计布局，尤其是制作高元件密度且尺寸微小的鳍状晶体管SRAM存储单元阵列(也就是包含有鳍状晶体管的SRAM存储 单元阵列)的过程仍存在一些问题。其中之一则是当施加电流于SRAM鳍状存储单元阵列时，大多数连接至虚置边缘单元的边界附近的鳍状晶体管的源极区与漏极区的金属接触件容易与虚置边缘单元的边缘处或边缘附近的相邻虚置栅极发生非所欲的电短路。造成上述短路问题的原因如下，由于图案密度效应，在图案化后，虚置边缘单元处或是附近的金属接触孔的大小将会大于其他位于位单元的致密区内的金属接触孔的大小。更不利的是，因为上述虚置边缘单元处或是附近的金属接触孔邻近于隔离区，因此在光学邻近校正(opticalproximitycorrection,OPC)后，甚至会进一步扩大这些金属接触孔的尺寸。其结果是，虚置边缘单元内的虚置栅极将会变得过于接近金属接触件，导致电流可能通过虚置栅极形成短路。上述情形将严重影响所形成的电路元件。正常的SRAM操作下，正常的电流路径应从高电位的VCC电压(例如通过一PMOS施加高电位至一金属接触件)流至接地电位或是低电位的VSS电压(例如经由一NMOS至邻近的另一个金属接触件)。当不正常的短路情形发生时，电流路径将会流经距离位线金属接触件最接近的虚置边缘单元的虚置栅极，而不会流经上述正常路径。如此一来，存储单元并无法正常运作。因此，仍然需要一种改良微小尺寸的FinFET存储元件的设计布局，和制备上述元件的方法，以避免一具有高电位VDD的金属接触件与另一个相邻且具有低电位的VSS的金属接触件之间，电流因通过虚置栅极而产生短路。技术实现要素：本发明提供一种具有更佳效能的鳍状晶体管静态随机存取存储器(SRAM)存储元件，以及制作上述元件的方法，以防止电流从高电位的Vcc流至低电位的Vss过程中，流经虚置栅极(例如靠近位单元的边缘单元附近的虚置栅极)产生的短路情形。当金属接触件位于边缘单元的虚置栅极附近时，可能会经由靠近相邻位单元旁的任何边缘单元的外缘的虚置栅极而发生上述短路情形，且电流可在相邻位单元的一金属接触件(例如位线金属接触件、VSS接触件、VCC接触件等)与相邻位单元的另一金属接触件(例如位线金属接触件、VSS接触件、VCC接触件等)之间短路流通。本案发明人发现在相邻的位单元中，位于边缘单元的虚置栅极线旁的各种金属接触件(包含位线金属接触件、VSS接触件、VCC接触件等)具有经边缘单元的虚置栅极线发生 短路的风险。在一实施例中，提供一种半导体元件，其包含一主动单元、一虚置边缘单元、一第一虚置栅极线与一第二虚置栅极线。主动单元包含有一第一金属接触件以及一第二金属接触件。虚置边缘单元位于主动单元旁。第一虚置栅极线位于虚置边缘单元内。第二虚置栅极线位于第一虚置栅极线旁并位于虚置边缘单元内。第一金属接触件以及第二金属接触件位于第一虚置栅极线旁。此外，第一虚置栅极线在第一金属接触件与第二金属接触件之间的至少一位置处受到区段化。上述半导体元件可能是一鳍状晶体管SRAM存储元件，其主动单元内包含有至少一鳍状晶体管结构形成于其中。而第一金属接触件与第二金属接触件可选自位线接触件、字符线接触件、VSS接触件、VCC接触件所组成的群组。在本发明的一实施例中，第一虚置栅极线在两金属接触件之间的位置被一栅极末端间距区段化。此外，第一虚置栅极线至少在两金属接触件之间的位置，是通过一栅极空槽图案化过程中使用一栅极空槽图案，形成的多个栅极空槽所区段化，且栅极空槽图案包含位于虚置边缘单元内的具有一第一长度的一或多个第一栅极空槽，以及位于主动单元内的具有一第二长度的一或多个第二栅极空槽。在一实施例中，第一长度大于第二长度，在另外一实施例中，第一长度大于第二长度的1.5倍。在本发明另一实施例中，提供一种半导体元件，其包含一主动单元以及一虚置边缘单元位于主动单元旁，其中主动单元包含有一第一金属接触件、一第二金属接触件、一第一栅极线及一第二栅极线。第一栅极线位于主动单元内并且位于第一金属接触件以及第二金属接触件旁。第二栅极线离主动单元内的第一栅极线的距离为一第一距离D1。此外，虚置边缘单元包含有一第一虚置栅极线与一第二虚置栅极线。第一虚置栅极线位于虚置边缘单元内并且位于主动单元内的第一金属接触件以及第二金属接触件旁。第二虚置栅极线离位于虚置边缘单元内的第一虚置栅极线距离为一第二距离D2，其中第一栅极线离第一虚置栅极线的距离为一第三距离D3。在一实施例中，第三距离D3大于第一距离D1。在另一实施例中，第三距离D3也大于第二距离D2。在另外一实施例中，根据栅极空槽图案以图案化栅极层的步骤，可以在根据栅极线图案而图案化栅极层的步骤之前或是之后执行。本发明另一实施例提供一种半导体存储元件的制备方法，首先沉积一栅 极层于一基板上，然后根据一栅极空槽图案以及根据一栅极线图案以图案化该栅极层，以在一主动单元内形成一第一栅极线以及一第二栅极线，并在一虚置边缘单元内形成一第一虚置栅极线与一第二虚置栅极线，以及在主动单元内形成一第一金属接触件以及一第二金属接触件，其中第一金属接触件以及第二金属接触件位于第一虚置栅极线旁。在图案化栅极层的过程中，栅极层是根据栅极空槽图案以及根据栅极线图案受到图案化以使第一虚置栅极线在第一金属接触件与第二金属接触件之间的至少一位置处受到区段化。本发明另提供一种形成半导体存储元件的方法，首先沉积一栅极层于一基板上，然后根据一栅极空槽图案以及一栅极线图案以图案化栅极层，以在一主动单元内形成一第一栅极线以及一第二栅极线，并在一虚置边缘单元内形成一第一虚置栅极线与一第二虚置栅极线，以及在主动单元内形成一第一金属接触件以及一第二金属接触件。在一实施例中，第一栅极线位于第一金属接触件以及第二金属接触件旁，且第一栅极线离位于主动单元内的第二栅极线的距离为一第一距离D1，第一虚置栅极线也位于第一金属接触件与第二金属接触件旁，且第一虚置栅极线离位于虚置边缘单元内的第二虚置栅极线的距离为一第二距离D2，另外，第一栅极线离第一虚置栅极线距离为一第三距离D3，且第三距离D3与第一距离D1不同。附图说明图1为现有鳍状晶体管的立体结构示意图；图2为本发明一六晶体管静态随机存取存储器(6T-SRAM)的电路图；图3为包含一个以上位单元以及边缘单元的SRAM阵列100的部分示意布局图；图4A为SRAM阵列300的部分示意元件布局图，SRAM阵列300包含多个虚置栅极线位于一示例的虚置边缘单元内，以及多个栅极线位于一示例的主动单元内；图4B为部分栅极空槽图案310的示意图，其中栅极空槽图案310可用于在根据图4A所示的SRAM阵列300的例示性设计布局图案图案化栅极层的过程中，栅极空槽图案310包含多个虚置栅极空槽位于一示例的虚置边缘单元内，以及多个栅极空槽位于一示例的主动单元内；图4C为部分栅极线图案320的示意图，其中栅极线图案320可用于在 根据图4A所示的SRAM阵列300的例示性设计布局图案图案化栅极层的过程中，栅极线图案320包含有多个虚置栅极线位于一示例的虚置边缘单元内，以及多个栅极线位于一示例的主动单元内；图4D为图4A所示的SRAM阵列300图案，将栅极层经过栅极线图案化以及栅极空槽图案化后，所得的栅极线330上视图示意图，其有多个被区段化以及没有被区段化的虚置栅极线位于一示例的虚置边缘单元内，以及多个被区段化后的栅极线位于一示例的主动单元内；图5A为本发明一个或多个实施例的SRAM阵列400的部分示意布局图，其包含多个经区段化的虚置栅极线位于一示例的虚置边缘单元内，以及多个栅极线位于一示例的主动单元内；图5B为本发明的一或多个实施例的部分栅极空槽图案500的示意图，其中栅极空槽图案500可用于在根据图5A所示的SRAM阵列400的例示性设计布局图案图案化栅极层的过程中，栅极空槽图案500包含多个虚置栅极空槽位于一示例的虚置边缘单元内，以及多个栅极空槽位于一示例的主动单元内；图5C为本发明的一或多个实施例的部分栅极线图案600的示意图，其中栅极线图案600可用于在根据图案化图5A所示的SRAM阵列400的例示性设计布局图案图案化栅极层的过程中，栅极线图案600包含有多个虚置栅极线位于一示例的虚置边缘单元内，以及多个栅极线位于一示例的主动单元内；图5D为图5A所示的SRAM阵列400图案，将栅极层经过栅极线图案化以及栅极空槽图案化后，所得的栅极线620上视图示意图，其有多个被区段化以及没有被区段化的虚置栅极线位于一示例的虚置边缘单元内，以及多个被区段化后的栅极线位于一示例的主动单元内；图6A为图4A中沿着剖面线A-A’所得的SRAM阵列300的剖视图，其显示位于主动单元内的栅极与金属接触件以及位于虚置边缘单元内的虚置栅极与虚置金属接触件的数量与结构；图6B为图4A中沿着剖面线B-B’所得的SRAM阵列300的剖视图，其显示位于主动单元内的栅极与金属接触件以及位于虚置边缘单元内的虚置栅极与虚置金属接触件的数量与结构；图6C为图4A中沿着剖面线C-C’所得的SRAM阵列300的剖视图，其 显示位于主动单元内的栅极与金属接触件以及位于虚置边缘单元内的虚置栅极与虚置金属接触件的数量与结构；图6D为图4A中沿着剖面线D-D’所得的SRAM阵列300的剖视图，其显示位于主动单元内的栅极与金属接触件以及位于虚置边缘单元内的虚置栅极与虚置金属接触件的数量与结构；图7A为本发明一个或多个实施例的图5A中沿着剖面线A”-A”’所得的SRAM阵列400的剖视图，显示位于主动单元内的栅极与金属接触件以及位于虚置边缘单元内的虚置栅极与虚置金属接触件的数量与结构；图7B为本发明一个或多个实施例的图5A中沿着剖面线B”-B”’所得的SRAM阵列400的剖视图，其显示位于主动单元内的栅极与金属接触件以及位于虚置边缘单元内的虚置栅极与虚置金属接触件的数量与结构；图7C为本发明一个或多个实施例的图5A中沿着剖面线C”-C”’所得的SRAM阵列400的剖视图，其显示位于主动单元内的栅极与金属接触件以及位于虚置边缘单元内的虚置栅极与虚置金属接触件的数量与结构；图7D为本发明一个或多个实施例的图5A中沿着剖面线D”-D”’所得的SRAM阵列400的剖视图，其显示位于主动单元内的栅极与金属接触件以及位于虚置边缘单元内的虚置栅极与虚置金属接触件的数量与结构；图8为本发明一个或多个实施例的栅极结构910的剖视图，亦如图7A中沿着剖面线A”-A”’所得的剖视图；图9为本发明一个或多个实施例的栅极结构850的剖视图，亦如图7D中沿着剖面线D’-D’所得的剖视图；图10为本发明一个或多个实施例的SRAM阵列700的例示性计设布局部，包含有多个被区段化的虚置栅极线结构位于一示例性的虚置边缘单元内，以及多个栅极线结构位于一示例性的主动单元内；图11为本发明一个或多个实施例的一半导体元件的形成方法1300的流程图；图12为本发明一个或多个实施例的一半导体元件的形成方法1400的流程图。符号说明10鳍状晶体管结构11源极12漏极13栅极绝缘层14栅极导体层16鳍状结构18基板20路径100SRAM阵列110位单元120虚置边缘单元218鳍状结构222A第一虚置栅极线222B第二虚置栅极线222C第三虚置栅极线222D第四虚置栅极线224金属接触件226A第一栅极线226B第二栅极线226C第三栅极线234金属接触件250A虚置栅极空槽250B栅极空槽300SRAM阵列310栅极空槽图案320栅极线图案330栅极线400SRAM阵列410位单元420虚置边缘单元518鳍状结构522A第一虚置栅极线522B第二虚置栅极线522C第三虚置栅极线522D第四虚置栅极线524金属接触件526A第一栅极线526B第二栅极线526C第三栅极线534金属接触件534A金属接触件550A虚置栅极空槽550B栅极空槽600栅极线图案620栅极线700SRAM阵列710位单元718鳍状结构720虚置边缘单元722A第一虚置栅极线722B第二虚置栅极线722C第三虚置栅极线722D第四虚置栅极线724金属接触件726A第一栅极线726B第二栅极线726C第三栅极线734金属接触件734A金属接触件800ASRAM阵列800BSRAM阵列800CSRAM阵列800DSRAM阵列802半导体基底804浅沟隔离结构806层间介电层808预金属介电层850鳍状晶体管结构900ASRAM阵列900BSRAM阵列900CSRAM阵列900DSRAM阵列902半导体基底904浅沟隔离结构906层间介电层908预金属介电层910栅极基板930低电阻层932功函数金属层934高介电常数层936间隙壁937牺牲硬掩模938蚀刻停止层1300方法1310步骤1320步骤1330步骤1340步骤1350步骤1400方法1410步骤1420步骤1430步骤1440步骤1450步骤BL1位线BL2位线WL字符线PL1上拉晶体管PL2上拉晶体管PD1下拉晶体管PD2下拉晶体管PG1存取晶体管PG2存取晶体管SN1存储结点SN2存储结点Vcc电压源Vss电压源L1第一长度L2第二长度LA长度LB长度d1第一距离d2第二距离d3第三距离P路径D1第一距离D2第二距离D3第三距离S1宽度(栅极末端间距)具体实施方式本发明提供一种新颖且包含有鳍状晶体管(FinFET)的静态随机存取存储器(SRAM)，以克服现有技术所述，在一位单元内，电流从高电位VCC的金属接触件通过边缘单元的金属接触件等路径，流至接地或是低电位VSS的金属接触件所产生的短路状况。此外，本发明也提供相应的设计布局，以及对 应上述根据新设计的边缘单元以及位单元的改良式鳍状晶体管静态随机存取存储器的制备方法。图2绘示本发明一六晶体管的静态随机存取存储器(6T-SRAM)的单元电路图。此SRAM单元包含两个存取晶体管PG1与PG2、两个上拉晶体管PL1、PL2与两个下拉晶体管PD1、PD2。其中两个存取晶体管PG1与PG2的栅极由一字符线(WL)所控制，字符线可决定当前的SRAM单元选定与否。上述SRAM单元的存储部分由四个晶体管所构成，分别是两个上拉晶体管PL1、PL2与两个下拉晶体管PD1、PD2，四个晶体管的搭配开关组合，组成类似交叉耦合栓锁的一对CMOS反向器(cross-coupledlatch-likepairofCMOSinverters)，将一“位”存储在存储结点SN1与SN2处。上拉晶体管PL1与下拉晶体管PD1构成一反向器，其输出点为存储结点SN1；而上拉晶体管PL2与下拉晶体管PD2构成另一反向器，其输出点为存储结点SN2。此外，SRAM通过提供正电压的节点VCC与可能接地的VSS之间的电压所驱动。上拉晶体管PL1与PL2可为p型晶体管，当该些p型晶体管的栅极电压低于阈值电压(thresholdvoltage)时，晶体管将开启，并耦合正电压源VDD至各自的存储节点SN1与SN2，由此在输出端“拉起(提高)”节点SN1与SN2的电压。下拉晶体管PD1和PD2通常为n型晶体管，当栅极电压超过预定的阈值电压时，所述下拉晶体管将开启，并耦合所述各存储节点至接地或Vss的电压。上述一对交叉耦合反相器中的每一反向器驱动另一反向器的输入电压，并保持存储节点处的电压。在操作状态下，当存取晶体管PG1和PG2处于关闭状态时，SRAM单元维持在节点SN1与SN2处的互补数据数据并将其保持稳定直到电力从SRAM中流出。或者执行一个写入周期，以改变所存储的数据。在写入周期中，字符线WL将会启动(例如，在逻辑中的“1”或高电位状态)，并启动存取晶体管PG1和PG2。当存取晶体管PG1和PG2是开启状态，存储节点SN1，SN2能够耦合到各自的位线BL1和BL2。如果存储节点SN1是在逻辑“1”或高电位状态，而位线BL1是“0”或低电位，则存取晶体管PG1和位线BL1将使存储节点SN1放电，以抵抗上拉晶体管的PL1的作用。同时，存储节点SN2是在逻辑“0”或低电位状态，且位线BL2上的互补数据是在逻辑“1”或高电位状态。如此，下拉晶体管PD2试着将位线BL2 的电压向下拉。总而言之，当存储节点SN2的数值上升，上拉晶体管的PL1将被隔断，当存储节点SN2的数值降低(通过存取晶体管PG1的放电)，下拉晶体管PD2将被隔断。一般而言，在写入周期中，当需切换存储数据时，上拉晶体管PL1和PL2逻辑值(或电压值)两者可互相互补，以与存取晶体管PG1和PG2所拥有的逻辑值相反。在读取周期中，位线BL1和BL2最初没有被驱动。其中一个位线BL1或BL2可以处在中电压或高电位，进行一个“预充电”操作。接着字符线(WL)被驱动，使位线BL1和BL2与各自的存储节点SN1和SN2耦合。其中当两个存储节点SN1和SN2中的一者为逻辑“0”或低电位状态，这意味着下拉晶体管PD1与PD2中的一者通过存取晶体管PG1或PG2其中之一而被连接到一位线，而下拉晶体管PD1与PD2中的该者需要使该位线放电，以将该位线的电压下拉。因此下拉晶体管PD1或PD2的驱动强度会影响读取时间。图3绘示包含至少一个位单元110以及边缘单元(例如尤其是虚置边缘单元120)的SRAM阵列100的部分示意布局图。SRAM阵列100靠近位单元110的外侧边缘，并设置在SRAM阵列100的边缘区域中，包括多个呈现阵列排列的位单元110，以及多个以行排列的虚置边缘单元120。每一个位单元110可能包含有六个鳍状晶体管，例如图2所示的六晶体管静态随机存取存储器(6T-SRAM)，或者包含有八个鳍状晶体管。图4A绘示靠近位单元110与虚置边缘单元120交界区域的SRAM阵列300的部分示意布局图。SRAM阵列300包含有位于位单元110内的多个栅极线与多个金属接触件234，位于虚置边缘单元120内的多个虚置栅极线与多个金属接触件224，上述各元件都位于三维立体结构的鳍状结构218上。位于虚置边缘单元120内的虚置栅极线包含有第一虚置栅极线222A、第二虚置栅极线222B、第三虚置栅极线222C以及第四虚置栅极线222D等。另外，位单元110中的栅极线则包含有第一栅极线226A、第二栅极线226B以及第三栅极线226C等。各虚置栅极线与各栅极线彼此间以等间距分布，且通过沉积与图案化上述的栅极层所形成。申请人发现，短路状况常发生在部分以及/或是全部位于位单元110以及虚置边缘单元120的边界处的金属接触件234之间。当集成电路逐渐微小化，金属接触件例如位线(BL)接触件、Vcc金属接触件或是Vss金属接触件等因为位于主动存储单元的边缘处，都有产生短路状况的可能(如图4A上所示的 路径P)。短路时，电流将会从VCC金属接触件234(其与一施加一正电压Vcc的节点电连接)沿着路径P流经第一虚置栅极线222A而达VSS金属接触件234(其与另外一个电压节点Vss电连接)。请再参考图2，在电路图上，路径20表示一电路图上从Vcc至Vss发生的短路状况。如图2所示，由于主动单元的边缘附近的两个金属接触件被设置(设计与制造的结果)在过于接近虚置边缘单元的虚置栅极之处，将产生非常规的电流路径20，造成两个金属接触件234经由位于虚置边缘单元与主动单元的边界附近的虚置栅极而短路。上述问题严重影响SRAM效能，经常发生在包含有鳍状晶体管的SRAM，尤其是图案尺寸约为或小于14纳米的结构中。图4B绘示部分栅极空槽图案310的示意图，其中栅极空槽图案310可用于在根据图4A所示的SRAM阵列300的例示性布局图案化栅极层的过程中。栅极空槽图案310包含位于虚置边缘单元120内或接近虚置边缘单元120的多个虚置栅极空槽250A，以及位于位单元110内或是位于位单元110之间或位于位单元以及虚置边缘单元120之间的多个栅极空槽250B。在使用栅极线图案化技术形成第一、第二、第三栅极线226A、226B、226C与第一、第二、第三、第四虚置栅极线222A、222B、222C、222D等并在栅极线图案化之前或之后使用栅极空槽图案化技术区段化并切断部分的第一、第二、第三栅极线226A、226B、226C与第一、第二、第三、第四虚置栅极线222A、222B、222C、222D等的SRAM阵列制造过程中，设计虚置栅极空槽250A与栅极空槽250B的布局是极有用处的。如图4B所示的栅极空槽图案310，各虚置栅极空槽250A具有一长度LA，各栅极空槽250B具有一长度LB。此外，为便于制造，各虚置栅极空槽250A与各栅极空槽250B都有同样的宽度S1。因此，多个虚置栅极空槽250A的图案位于虚置边缘单元120内，以在图案化栅极层的过程中将虚置边缘单元120内的虚置栅极线区段化。如此一来，虚置边缘单元120内的虚置栅极将会彼此分开，分开距离等于栅极空槽的宽度S1，也就是一栅极末端间距S1。同样地，多个栅极空槽250B的图案同样可通过光刻、蚀刻等步骤形成在位单元110中以及位单元110以及虚置边缘单元120之间，以在图案化栅极层的过程中将位单元110内的栅极线以及位于位单元110以及虚置边缘单 元之间的栅极线给区段化。各个主动单元110内的栅极线同样彼此分开一定距离S1，也就是上述的栅极末端间距。值得注意的是，用于栅极空槽图案化过程中的虚置栅极空槽250A与栅极空槽250B的位置与尺寸，并没有显示在图4A中的SRAM阵列300中。然而，图4A绘示了最后被区段化过后的虚置栅极线与栅极线。图4C绘示部分栅极线图案320的示意图，其中栅极线图案320可用于在根据图案化图4A所示的SRAM阵列300的例示性布局图案化栅极层的过程中。栅极线图案320包含通过光刻、蚀刻栅极层等方式，形成位单元110以及虚置边缘单元120内的栅极线。图4C中，通过沉积与图案化栅极层，形成至少一个以上互相平行排列，且彼此的间距有固定间隔的第一虚置栅极线222A、第二虚置栅极线222B、第三虚置栅极线222C、第四虚置栅极线222D、第一栅极线226A、第二栅极线226B与第三栅极线226C等。图4D绘示根据图4A所示的SRAM阵列300的例示性设计布局图案所形成的栅极线330的部分上视图示意图。举例来说，一栅极层可位于基板上，然后接着进行栅极线图案化步骤以及栅极空槽图案化步骤。其中上述栅极线图案化步骤以及栅极空槽图案化步骤顺序并不为本发明所限，可以先进行栅极线图案化步骤，然后再进行栅极空槽图案化步骤，反之亦然。如图4D所示，栅极线图案330包含多个在栅极空槽图案化过程中被长度LA的虚置栅极空槽250A区段化的多虚置栅极线(例如第三虚置栅极线222C与第四虚置栅极线222D)，因此，各虚置栅极线彼此之间的间距为S1(也就是虚置栅极空槽250A的宽度)。栅极线图案330也可能包含多个在栅极空槽图案化过程中被长度LB的栅极空槽250B所区段化的多栅极线(例如第二栅极线226B与第三栅极线226C等)，因此各栅极线彼此之间间距为S1(也就是栅极空槽250B的宽度)。此外，在栅极空槽图案过程中，离虚置边缘单元120与位单元110的边界最接近的第一虚置栅极线222A与第一栅极线226A都被栅极空槽250B(具有长度LB)所区段化，因而各第一虚置栅极线222A结构中被栅极末端间距S1所区段化，各第一栅极线226A结构中也被栅极末端间距S1所区段化。最重要的是，栅极线330中，部分的虚置栅极线(例如第二虚置栅极线222B等)并没有被区段化。更进一步，虚置栅极线222A与第一栅极线226A被区段化的位置可能不同于第三虚置栅极线222C与第四虚置栅极线222D被区 段化的位置。图5A绘示根据本发明一个或多个实施例，得到一SRAM阵列400的部分示意性元件设计布局图。此设计布局图案预期有避免SRAM阵列400的金属接触件之间的短路的作用。靠近位单元410与虚置边缘单元420的边界的SRAM阵列400可包含多个位于虚置边缘单元420中的虚置栅极线(例如第一虚置栅极线522A、第二虚置栅极线522B、第三虚置栅极线522C、第四虚置栅极线522D等)，以及多个位于主动单元410中的栅极线(例如第一栅极线526A、第二栅极线526B、第三栅极线526C等)。一般而言，位单元410与位于虚置边缘单元420中包含至少一个金属接触件534与至少一个金属接触件524位于多个鳍状结构518上方。此外，下述图5B中的栅极空槽图案化过程中，所使用的虚置栅极空槽550A与栅极空槽550B图案的位置与尺寸，仅显示于图5B中，并没有显示在图5A中的SRAM阵列400的布局设计图案中，然而，图5A绘示了最后被区段化过后形成的虚置栅极线与栅极线。如图5A所示，多个金属接触件534A位于虚置边缘单元420中的第一虚置栅极线522A以及位单元410中的第一栅极线526A之间。根据本发明的一实施例，为了避免SRAM阵列400操作期间部分以及/或是全部金属接触件534A通过第一虚置栅极线522A而产生短路，第一虚置栅极线522A在两个金属接触件534A之间的至少一位置处被截断。在本发明一实施例中，第一虚置栅极线位于两个金属接触件534A(例如为第一金属接触件与第二金属接触件)之间的一特定部位被区段化，其中第一金属接触件与第二金属接触件可选自字符线接触件、位线接触件、VSS接触件与VCC接触件。在本发明另外一实施例中，第一金属接触件与第二金属接触件位于第一栅极线526A旁边。在另一实施例中，第一金属接触件与第二金属接触件位于第一虚置栅极线522A旁边。举例来说，第一金属接触件与第二金属接触件可能位于第一栅极线526A以及第一虚置栅极线522A之间。在另外一实施例中，在栅极空槽图案化过程中，第一虚置栅极线522A除了被具有长度LB与宽度S1的栅极空槽550B所区段化以外，第一虚置栅极线522A亦被具有长度L1与宽度S1的栅极空槽550A区段化，此特征将会在接下来的图5B中更详细说明。因此，在SRAM阵列400中，位于第一虚 置栅极线522A上的虚置栅极彼此之间将会在两金属接触件之间的位置处被分隔一距离S1。因此，在SRAM阵列400操作状态下，部分或是全部的金属接触件534A并不会有短路的风险，此处所指的金属接触件包含该些连接至不同电压供应节点(例如VCC、VSS)的金属接触件。因为在SRAM阵列400操作状态下，各连接至不同电压供应节点(例如VCC、VSS)并位于虚置边缘单元420中的第一虚置栅极线522A与位单元410中的第一栅极线526A之间的金属接触件534A并不会与第一虚置栅极线522A接触而短路，这可归因于第一虚置栅极线522A在两位线金属接触件534A之间的某些额外位置处(如图7A中的虚线框内)，被区段化。在本发明的另外一实施例中，虚置边缘单元内的所有虚置栅极线包括第一虚置栅极线522A、第二虚置栅极线522B、第三虚置栅极线522C、第四虚置栅极线222D等都被区段化。图5B绘示根据一个或多个本发明的实施例的部分栅极空槽图案500的示意图，其中栅极空槽图案500可用于在根据图5A所示的SRAM阵列400的例示性布局图案化栅极层的过程中。栅极空槽图案500中包含多个位于虚置边缘单元420内的具有第一长度L1与宽度S1的虚置栅极空槽550A，虚置栅极空槽550A是用以在制造与区段化虚置边缘单元420内的虚置栅极线时图案化栅极层。除此之外，栅极空槽图案500也包含多个位于位单元410中，并且位于位单元410以及虚置边缘单元420之间的具有第二长度LB与宽度S1的栅极空槽550B，栅极空槽550B是用以在制造与区段化位单元410内与位单元410与虚置边缘单元420间的栅极线时图案化(由光刻、蚀刻等方式)栅极层。在一实施例中，在图案化栅极空槽过程中，各虚置栅极空槽550A将第一虚置栅极线522A切割并区段化，各虚置栅极空槽550A具有一第一长度L1，且各栅极空槽550B具有一第二长度LB。在其他实施例中，长度L1大于长度LB。另考虑延伸第一长度L1，各虚置栅极空槽550A可在一或多个位置处额外区段化第一虚置栅极线522A(未示于图5B)，如此各金属接触件534A就不会经由第一虚置栅极线522A的路径而产生短路。在一实施例中，制作半导体元件的栅极空槽过程中，使用具有栅极空槽图案(例如栅极空槽图案500等)的硬掩模。在一实施例中，栅极空槽图案包含位于虚置边缘单元中(例如虚置边缘单元420等)的至少一第一栅极空槽(例如虚置栅极空槽550A等)，具有第一长度L1，以及位于主动单元(例如位单元410等)中的至少一第二栅 极空槽(例如栅极空槽550B等)，且具有长度LB，其中第一长度L1至少是长度LB的1.5倍。图5C绘示部分图栅极线图案600的示意图，其中栅极线图案600可用于在根据图案化图5A所示的SRAM阵列400的例示性布局图案化栅极层的过程中图案化栅极层。根据一个或多个本发明的实施例，在图案化(如光刻与蚀刻等)栅极层及形成位单元410与虚置边缘单元420中的栅极线时可使用栅极线图案600。图5C中，在利用栅极层沉积与栅极线图案化技术的元件制造过程中形成等间距且平行排列的一个以上的第一虚置栅极线522A、第二虚置栅极线522B、第三虚置栅极线522C、第四虚置栅极线522D、第一栅极线526A、第二栅极线526B与第三栅极线526C等。图5D绘示根据图5A所示的SRAM阵列400的例示性设计布局图案，将栅极层经过栅极线图案化以及栅极空槽图案化后，所得的栅极线620部分上视图示意图。根据SRAM阵列400图案，进行栅极线图案化步骤以及栅极空槽图案化，以形成栅极线620，而上述栅极线图案化步骤以及栅极空槽图案化步骤顺序并不为本发明所限，可以先进行栅极线图案化步骤，然后再进行栅极空槽图案化步骤，反之亦然。值得注意的是，栅极空槽图案化之后，第一虚置栅极线522A在两个金属接触件534A之间的位置被区段化。根据本发明一个或多个实施例，栅极线620可包括多个被区段化的虚置栅极线(例如第一虚置栅极线522A、第二虚置栅极线522B、第三虚置栅极线522C以及第四虚置栅极线522D等)。在一实施例中，所有的虚置栅极线都在栅极空槽图案化过程中，被虚置栅极空槽550A(具有长度L1)所分隔。在另一实施例中，栅极线620在栅极空槽图案化过程中也可能被栅极空槽550B(具有长度LB)所区段化，包含多个被区段化的栅极线(例如第二栅极线526B以及第三栅极线526C等)。如图5D所示，栅极空槽图案化过程中，最接近虚置边缘单元420以及位单元410的边界的第一虚置栅极线522A与第一栅极线526A，都被栅极空槽550B(具有长度LB)所区段化。此外，根据本发明一个或多个实施例，栅极空槽图案化过程中，最靠近虚置边缘单元420以及位单元410的边界的第一虚置栅极线522A，同时被栅极空槽550A(具有长度L1)以及栅极空槽550B(具有长度LB)所区段化。与图4D中所示的栅极线330不同之处在于，图5D中栅极线620的所有虚置栅极线都被区段化，以确保第一虚置栅 极线522A至少在两个相邻的金属接触件534A(例如位于虚置栅极线522A旁的金属接触件534A)之间的位置会被区段化。因此，第一虚置栅极线522A上的各虚置栅极彼此在两金属栅极之间的位置将相距一栅极末端间距S1。图6A～图6D分别绘示图4A中延着剖面线A-A’、剖面线B-B’、剖面线C-C’与剖面线D-D’所得的SRAM阵列300的剖视图。图上显示主动单元内的栅极与金属接触件以及虚置边缘单元内的虚置栅极与虚置金属接触件的结构与数量。图7A～图7D分别绘示图5A中延着剖面线A”-A”’、剖面线B”-B”’、剖面线C”-C”’与剖面线D”-D”’所得的SRAM阵列400的剖视图。图上显示主动单元内的栅极与金属接触件以及虚置边缘单元内的虚置栅极与虚置金属接触件的结构与数量。图6A绘示SRAM阵列800A的局部图，其中SRAM阵列800A可包含一半导体基底802，一浅沟隔离(shallowtrenchisolation,STI)结构804，一层间介电层(interlayerdielectric,ILD)806，以及一预金属介电层(pre-metaldielectric,PMD)808。图7A绘示SRAM阵列900A的局部图，其中SRAM阵列900A可包含一半导体基底902，一浅沟隔离(shallowtrenchisolation,STI)结构904，一层间介电层(interlayerdielectric,ILD)906，以及一预金属介电层(pre-metaldielectric,PMD)908。半导体基底802、902可能包含例如块状硅基底、绝缘层覆硅基底(为一种三层立体结构，包含有一厚晶片层提供结构支撑，一薄的二氧化硅或是一埋入式氧化层(buriedoxide,BOX)等材质形成的中间层，以及一薄的硅层作为顶层，其中该顶层可经由光刻、蚀刻等步骤后形成鳍状结构)。在其中一实施例中，半导体基底802、902分别包含有鳍状结构218、518位于其上。浅沟隔离结构804、904可包括在半导体制作过程中(例如形成晶体管之前)，先形成于沟槽内的氧化物，可避免相邻的半导体元件之间的漏电流。浅沟隔离结构804、904可通过蚀刻一沟槽图案于一硅层中，沉积一层或多层的介电层材料(例如氧化硅材质)以填入沟槽中，再利用研磨技术(例如化学机械研磨等平坦化步骤)，移除多余的介电层。层间介电层(ILD)806、906可包含当栅极的图案形成于半导体基底802、902上之后，分别形成于半导体基底802、902上的介电材质。当栅极图案形成于半导体基底802、902之后，图8所示为一栅极结构910的示意图。图8绘示一栅极结构910结构，其中栅极结构910一般而言是通过沉积 虚置栅极材料(例如多晶硅、非晶硅材质或是其他适合材料)，然后在栅极线图案化与栅极空槽图案化过程中，将虚置栅极材料以光刻蚀刻等方式图案化，以形成被区段化的三维立体的结构(也就是位于鳍状结构上，彼此之间平行排列的立体虚置栅极线与栅极线)，此技术在上述图5B～图5D中已经说明。另外，各虚置栅极线结构的排列方向与鳍状结构的排列方向垂直(类似图1所示的鳍状晶体管10)。接着，间隙壁936的结构形成在虚置栅极基板的侧壁，间隙壁936材质可包含二氧化硅、氮化硅或其他合适的材质。接着，形成源/漏极区域以及沉积蚀刻停止层938。之后，沉积层间介电层806、906在基底上(例如半导体基底802、902)，然后表面经过一平坦化步骤以曝露虚置栅极结构，如此一来凹槽内的虚置栅极材料可被移除。如图8所示，一高介电常数层(high-kmateriallayer)934形成在移除虚置栅极材料后的凹槽表面。接着，形成一功函数层932以及一低电阻层930(材质例如为钨或铝)填入凹槽中，然后进行一平坦化步骤，将多余的功函数层932以及低电阻层930移除。此外，也可再形成一牺牲硬掩模937于低电阻层930表面。有关于利用鳍状晶体管结构制作SRAM的相关技术，可以参考本案的引用专利，美国专利USPatentNo.8,361,854。(申请号no.13/052,238)，申请日期为2011年3月21日，标题为“FINFIELDTRNASISTORSTRUCTUREANDMANUFACTURINGPROCESSTHEREOF”。请再参考图6A以及图7A，由介电材料构成的预金属介电层(pre-metaldielectric,PMD)808、908分别形成于半导体基底802与902上。预金属介电层808、908可被图案化以形成接触洞。在接触洞形成之后，将一层/或多层的金属层填入接触洞内，然后移除多余的金属层，以形成金属接触件(例如图6A中的虚置金属接触件224以及金属接触件234，以及图7A中的虚置金属接触件524与金属接触件534等等)。比较剖视图图6A以及图7A，其分别为图4A～图4D中沿着剖面线A-A’的剖视图，以及图5A～图5D中沿着剖面线A”-A”’的剖视图，虚置栅极空槽550A的第一长度L1延伸，可以额外将第一虚置栅极线522A以及第二虚置栅极线522B区段化，因此图7A中有两个栅极结构910未显示于图上，其位置即对应到图6A中的第一虚置栅极线222A以及第二虚置栅极线222B 的位置。图6B为沿着图4A～图4D中的剖面线B-B’所得的部分的SRAM阵列800B的剖视图。其显示主动单元内栅极与金属接触件的结构与数量，以及虚置边缘单元内的虚置栅极与虚置金属接触件的结构与数量。图7B为沿着图5A～图5D中的剖面线B”-B”’所得的部分的SRAM阵列900B的剖视图。其显示主动单元内栅极与金属接触件的结构与数量，以及虚置边缘单元内的虚置栅极与虚置金属接触件的结构与数量。比较剖视图图6B以及图7B，虚置栅极空槽550A的第一长度L1延伸，可以将第一虚置栅极线522A以及第二虚置栅极线522B区段化，因此图7B中有两个栅极结构910，也就是其位置即对应到图6B中的第一虚置栅极线222A以及第二虚置栅极线222B的位置的两个栅极结构910因为被区段化而未显示于图上。图6C为根据图4A～图4D中沿着剖面线C-C’所得的部分SRAM阵列800C剖视图，其显示显示主动单元内栅极与金属接触件的结构与数量，以及虚置边缘单元内虚置栅极以及虚置金属接触件的结构与数量。图7C为根据图5A～图5D中沿着剖面线C”-C”’所得的部分SRAM阵列900C剖视图，其显示虚置边缘单元内虚置栅极与虚置金属接触件的结构与数量.比较剖视图图6C以及图7C，虚置栅极空槽550A的第一长度L1延伸，可以额外将第一虚置栅极线522A以及第二虚置栅极线522B区段化，因此图7C中有两个栅极结构910，也就是其位置即对应到图6C中的第一虚置栅极线222A以及第二虚置栅极线222B的位置的两个栅极基板910因为被区段化而未显示于图上。图6D为根据图4A～图4D中沿着第一虚置栅极线222A方向的剖面线(例如图4A～图4D中的剖面线D-D’)，所得的部分SRAM阵列800D剖视图，其显示虚置边缘单元内虚置栅极与鳍状结构的结构与数量。图7D为根据图5A～图5D中沿着第一虚置栅极线522A方向的剖面线(例如图5A～图5D中的剖面线D”-D”’)，所得的部分SRAM阵列900D剖视图，其显示虚置边缘单元内虚置栅极与鳍状结构的结构与数量。比较剖视图图6D以及图7D，虚置栅极空槽550A的第一长度L1延伸，更可以额外将第一虚置栅极线522A区段化，其中栅极空槽(具有宽度S1)形成处标记在图7D中的“B”，对应到图5A中延着第一虚置栅极线522A的虚 线框内区域，以及对应图5B中的栅极空槽550A的相对位置，其中被区段化后产生的凹槽的宽度即等于栅极空槽550A的宽度，标记为S1。图9绘示一图7D中的一鳍状晶体管结构850的剖视图，其为延着图5A～图5D中的剖面线D”-D”’所得的剖视图。根据本发明一个或多个实施例，鳍状晶体管结构850包含一个或多个如前面段落所述的鳍状结构518、高介电常数层934、功函数金属层932、低电阻层930、间隙壁936、蚀刻停止层938以及牺牲硬掩模937等等。再次参考图4A，SRAM阵列300的位单元110包含第一栅极线226A以及第二栅极线226B，上述两者之间相距的距离定义为第一距离d1。虚置边缘单元120包含第一虚置栅极线222A以及第二虚置栅极线222B，上述两者之间相距的距离定义为第二距离d2。另外，靠近位单元110以及虚置边缘单元120之间的边界区，第一虚置栅极线222A以及第一栅极线226A之间相距的距离定义为第三距离d3。一般而言，制作图4A所示的SRAM阵列300过程中，图案化栅极线之后各个栅极线以及各虚置栅极线之间应保持固定距离，也就是说SRAM阵列300中，第一距离d1、第二距离d2与第三距离d3可能都相同(也就是d1＝d2＝d3)。但是上述配置，在靠近位单元110以及虚置边缘单元120之间的边界部分并不利于避免两相邻金属接触件234间的短路发生。因此，其中一解决方法可参考图10。图10绘示SRAM阵列700的靠近一位单元710以及一虚置边缘单元720的部分布局示意图。根据本发明一个或多个实施例，SRAM阵列700可包含多个位于虚置边缘单元720内的虚置栅极线(例如第一虚置栅极线722A、第二虚置栅极线722B、第三虚置栅极线722C、第四虚置栅极线722D等)。SRAM阵列700也包含多个位于位单元710内的栅极线(例如第一栅极线726A、第二栅极线726B、以及第三栅极线726C等)。SRAM阵列700还包含多个鳍状结构718、多个金属接触件734以及多个金属接触件734A。在一实施例中，在图案化栅极线后，SRAM阵列700内栅极线以及虚置栅极线彼此之间的距离保持不同，以克服上述两金属接触件734A之间相互产生短路现象的问题。举例来说，第一栅极线726A以及第二栅极线726B之间的距离定义为D1。此外，第二栅极线726B与第三栅极线726C之间的距离也是D1。进一步，第一虚置栅极线722A以及第二虚置栅极线722B之间的距离定义为第二距离D2。此外，第一虚置栅极线722A以及第一栅极线726A分别与位单元710与虚置边缘单元720的边界处的位线距离第三距离D3。本实施例中，第三距离D3与第一距离D1大小不同。在一实施例中，第三距离D3大于第一距离D1。较佳地，第三距离D3也同样大于第二距离D2。实际应用上，可直接利用制作半导体元件时图案化栅极线过程中使用的掩模图案，使第三距离D3与第一距离D1相异，以避免两金属接触件734A之间的短路状况发生。图11绘示根据本发明一个或多个实施例所形成一半导体元件的方法1300的流程图。方法1300包含步骤1310：在一基底上，形成一个以上的鳍状结构于一主动单元内，以及形成一个以上的虚置鳍状结构于一虚置边缘单元内。在一态样中，虚置边缘单元位于主动单元旁。步骤1320：形成一栅极层于该基底上。步骤1330：根据一栅极线设计布局图案，通过光刻蚀刻等方式图案化该栅极层，在主动单元内定义并形成多条栅极线(例如第一栅极线以及第二栅极线等)，以及在虚置边缘单元内形成多条虚置栅极线(例如第一虚置栅极线以及第二虚置栅极线等)。步骤1340：根据一栅极空槽的设计布局图案，以光刻蚀刻等方式图案化该栅极层，定义并形成多个栅极空槽于栅极层中，并区段化各该栅极线。在本发明一实施例中，步骤1330之后才进行步骤1340。而在另一实施例中，如图11所示，步骤1340先进行，之后才进行步骤1330。步骤1350，形成至少一金属接触件。在一实施例中，根据该栅极空槽图案而图案化该栅极层的过程中，可以同时将部分该第一虚置栅极线＝位于两金属接触件之间的位置区段化。在一实施例中，第一虚置栅极线被区段化，因此第一虚置栅极线上的虚置栅极彼此之间相距一栅极末端距离S1。在另一实施例中，栅极空槽图案化过程中，第一虚置栅极线在至少两金属接触件之间的部分区域被多个栅极空槽所区段化。在一实施例中，根据栅极空槽的图案，在制作半导体元件时使用一掩模，以光刻蚀刻等方式图案化栅极层。在一态样中，栅极空槽图案可包含位于虚置边缘单元内的至少一第一栅极空槽(例如虚置栅极空槽550A)，以及位于主动单元内的至少一第二栅极空槽(例如栅极空槽550B)。在一实施例中，根据栅极空槽图案，进行栅极空槽图案化，且栅极空槽 图案包含有位于虚置边缘单元内且具有第一长度的至少一第一栅极空槽，以及位于主动单元内且具有第二长度的至少一第二栅极空槽。在另一态样中，第一长度大于第二长度的1.5倍。在一实施例中，第一栅极空槽的第一长度L1比第二栅极空槽的长度LB长。在一实施例中，根据该栅极空槽图案图案化该栅极层的步骤，在根据栅极线图案图案化该栅极层的步骤之前。在另外一实施例中则与上述相反，也就是说，根据该栅极空槽图案图案化该栅极层的步骤，在根据栅极线图案图案化该栅极层的步骤之后。图12绘示根据本发明一个或多个实施例所形成一半导体元件的方法1400的流程图。方法1400包含步骤1410：在一基底上，形成一个以上的鳍状结构于一主动单元内，以及形成一个以上的虚置鳍状结构于一虚置边缘单元内。在一态样中，虚置边缘单元位于主动单元旁。步骤1420：形成一栅极层于该基底上步骤1430：根据一栅极线设计布局图案，通过光刻蚀刻等方式，在主动单元内图案化该栅极层，以定义并形成多条栅极线(例如第一栅极线以及第二栅极线等)，以及于虚置边缘单元内形成多条虚置栅极线(例如第一虚置栅极线以及第二虚置栅极线等)。在一实施例中，主动单元内的第一栅极线与第二栅极线之间的距离定义为第一距离D1。在另一实施例中，第一虚置栅极线与至少一个位线金属接触件相邻，且第一虚置栅极线与第二虚置栅极线之间的距离定义为第二距离D2。步骤1440中，根据栅极空槽图案通过光刻蚀刻等方法图案化该栅极层，并且定义多个栅极空槽于栅极层中。在一实施例中，上述步骤1430进行后才进行步骤1440，或是反之亦然，也就是说，步骤1440进行后才进行步骤1430。在步骤1450中，形成至少一个金属接触件，其中上述部分的金属接触件与第一虚置栅极线以及第一栅极线相邻。在一实施例中，第一栅极线以及第一虚置栅极线之间的距离定义为第三距离D3。较佳而言，第三距离D3与第一距离D1的大小不同。更佳而言，第三距离D3的数值大于第一距离D1的数值。此外，较佳而言，第三距离D3的数值大于第二距离D2的数值。在一实施例中，制作半导体元件图案化栅极层过程使用一掩模，掩模的图案对应于栅极线图案。在一可能的实施例中，先根据栅极空槽图案，通过 曝光、显影与蚀刻等方式图案化栅极层，然后才根据栅极线图案，同样通过曝光、显影与蚀刻等方式图案化栅极层。然而在另一可能的实施例中，与上述步骤相反，先根据栅极线图案，通过曝光、显影与蚀刻等方式图案化栅极层，然后才根据栅极空槽图案，同样通过曝光、显影与蚀刻等方式图案化栅极层。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。当前第1页1 2 3 当前第1页1 2 3