用于MRAMMTJ顶部电极连接的技术的制作方法

本申请要求2015年6月25日提交的美国临时申请第62/184,653号的优先权，其全部内容结合于此作为参考。

技术领域

本发明的实施例涉及半导体领域，更具体地涉及用于MRAM MTJ顶部电极连接的技术。

背景技术：

许多现代电子器件包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在断电的情况下存储数据，而易失性存储器在断电的情况下丢失它的存储数据。磁阻式随机存取存储器(MRAM)由于具有优于目前的电子存储器的优势而对于下一代非易失性电子存储器是一种有前景的候选者。与目前的非易失性存储器(诸如闪速随机存取存储器)相比较，MRAM通常更快并且具有更好的耐用性。与目前的易失性存储器(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))相比较，MRAM通常具有类似的性能和密度，但具有更低的功耗。

技术实现要素：

本发明的实施例提供了一种集成电路，包括：半导体衬底；设置在所述半导体衬底上方的互连结构，并且所述互连结构包括以交替的方式堆叠在彼此上方的多个介电层和多个金属层，其中，所述多个金属层包括下部金属层和设置在所述下部金属层上方的上部金属层；设置在所述下部金属层上方并与所述下部金属层电接触的底部电极；设置在底部电极的上表面上方的磁性隧道结(MTJ)；以及设置在所述磁性隧道结的上表面上方并且与所述上部金属层的 下表面直接电接触的顶部电极。

本发明的实施例还提供了一种设置在半导体衬底上的磁阻式随机存取存储器(MRAM)单元，所述磁阻式随机存取存储器单元包括：设置在所述半导体衬底上方的底部电极；设置在所述底部电极上方的磁性隧道结(MTJ)；设置在所述磁性隧道结的上表面上方的顶部电极；以及金属线，所述金属线设置在所述顶部电极上方并且与所述顶部电极直接物理接触和电接触，而在所述金属线和所述顶部电极之间无通孔或接触件。

本发明的实施例还提供了一种用于制造磁阻式随机存取存储器(MRAM)单元的方法，所述方法包括：形成设置在介电层的上表面上方的蚀刻停止层，其中，所述蚀刻停止层展示出使下面的金属线的上表面的至少一部分暴露的开口；在所述蚀刻停止层上方形成底部电极层，所述底部电极层向下延伸穿过所述开口以物理连接和电连接至所述下面的金属线；在所述底部电极层上方形成磁性隧道结(MTJ)层；在所述磁性隧道结层上方形成顶部电极；以及形成与所述顶部电极的上部直接电接触和物理接触的上部金属层。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的实施例。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。

图1示出了根据本发明的包括磁性隧道结(MTJ)的MRAM单元的一些实施例的截面图。

图2示出了包括MRAM单元的集成电路的一些实施例的截面图。

图3示出了图2的包括MRAM单元的集成电路的一些实施例的顶视图。

图4示出了图2的集成电路的MRAM单元的放大的截面图。

图5至图20示出了作为一系列截面图的一系列渐进式制造步骤。

图21示出了在示出本构思的一些实施例的流程图中的方法。

具体实施方式

本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。以下 描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，本文可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。

磁阻式随机存取存储器(MRAM)单元包括上部和下部电极以及布置在上部和下部电极之间的磁性隧道结(MTJ)。在传统的MRAM单元中，上部电极通过接触件或通孔耦合至上面的金属层(如，金属1、金属2、金属3等)。虽然这种耦合接触件或通孔的使用被广泛地采用，但是该MRAM单元加上其上方的该接触件或通孔的总高度相对于相邻金属层之间(例如，在金属2层和金属3层之间)的一般垂直间隔来说更大。为了使该高度与相邻金属层之间的垂直间隔更符合，本发明提供技术以将顶部电极直接耦合至上面的金属线而不需要其间的通孔或接触件。

参考图1，提供根据一些实施例的MRAM单元100的截面图。MRAM单元100包括底部电极102和顶部电极104，其被磁性隧道结(MTJ)106彼此分离。底部和顶部电极102、104设置在下部金属层114和上部金属层116之间，并且被介电材料(诸如层间介电(ILD)层或金属间介电(IMD)层124)围绕。

MTJ 106包括下部铁磁电极108和上部铁磁电极110，其被隧穿阻挡层112彼此分离。在一些实施例中，下部铁磁电极108可以具有固定的或者“钉扎的”磁取向，而上部铁磁电极110具有可以在每个都代表不同的数据状态(诸如，不同的二进制状态)的两个或多个的不同磁极性之间转换的变化的或“自由的”磁取向。然而，在其他实施方式中，MTJ 106可以被垂直“翻转”，从而使得 下部铁磁电极具有“自由的”磁取向，而上部铁磁电极110具有“钉扎的”磁取向。

注意，不是接触件或通孔将顶部电极104耦合至上面的金属层116，而是顶部电极104本身与上面的金属层116直接电接触。在一些实施例中，顶部电极104和上面的金属层116在相邻的MRAM侧壁间隔件126之间延伸的平面界面122处相遇(meet)。因为在顶部电极104和上面的金属层116之间没有通孔或接触件，所以MRAM单元100的总高度更容易与后段制程(BEOL)工艺流程兼容。

在一些实施例中，MRAM侧壁间隔件126具有上部127，该上部向上突出超过顶部电极104的上表面并且至上部金属层116的下部表面区域中的凹槽内。MRAM侧壁间隔件126还可以具有以靠近顶部电极104的第一距离d₁彼此分离的内部上侧壁128。MRAM侧壁间隔件的内部侧壁可以朝向它们的底部向外倾斜(taper)，因此内部下侧壁130以靠近底部电极102的第二距离d₂(d₂＞d₁)彼此间隔开。MRAM侧壁间隔件126的外部下侧壁132可以为垂直或基本垂直的，并且可以在凸台(ledge)135或肩部区域处与MRAM侧壁间隔件126的外部上侧壁134相遇(meet)。MRAM侧壁间隔件的外部上侧壁134可以向内倾斜，并且例如如图所示，MRAM侧壁间隔件126的上表面136可以是圆形或是锥形。诸如二氧化硅衬里的介电衬里138能共形覆盖MRAM侧壁间隔件的下部和上部外侧壁并且能够在介电保护层140上方延伸。介电衬里138可以具有向上延伸至外部上侧壁134和上部金属层116之间的凹槽内的垂直突起142。应该意识到，图1的部件可以由于顶部电极104和上部金属层116之间的直接接触而提供下部和上部金属层114、116之间的减小的间隔，并且也可以适合于简化制造技术。

图2示出了集成电路200的一些实施例的截面图，该集成电路包括设置在集成电路200的互连结构204中的MRAM单元202a、202b。集成电路200包括衬底206。例如，衬底206可以是块状衬底(例如，块状硅衬底)或绝缘体上硅(SOI)衬底。示出的实施例描绘了一个或多个浅沟槽隔离(STI)区域208，其包括衬底206内的电介质填充的沟槽。

两个字线晶体管210、212设置在STI区域208之间。字线晶体管210、212分别包括字线栅电极214、216；分别包括字线栅极电介质218、220；字线侧壁间隔件222；以及源极/漏极区域224。源极/漏极区域224在衬底206内设置在字线栅电极214、216和STI区域208之间，并且被掺杂以具有与分别位于栅极电介质218、220下面的沟道区域的第二导电类型相反的第一导电类型。例如，字线栅电极214、216可以是掺杂的多晶硅或金属，诸如铝、铜或它们的组合。例如，字线栅极电介质218、220可以是氧化物，诸如二氧化硅或高k介电材料。例如，字线侧壁间隔件222可以由氮化硅(例如，Si₃N₄)制成。

互连结构204布置在衬底206上方并且将器件(例如，晶体管210、212)彼此耦合。互连结构204包括以交替的方式层叠在彼此上方的多个IMD层226、228、230、以及多个金属化层232、234、236。例如，IMD层226、228、230可以由诸如未掺杂的硅酸盐玻璃或氧化物(诸如二氧化硅)的低k电介质或极低k介电层制成。金属化层232、234、236包括形成在沟槽内并且由诸如铜或铝的金属制成的金属线238、240、241、242。接触件244从底部金属化层232延伸至源极/漏极区域224和/或栅电极214、216；并且通孔246在金属化层232、234、236之间延伸。接触件244和通孔246延伸穿过介电保护层250、252(其可以由介电材料制成并且可以作为制造期间的蚀刻停止层)。例如，介电保护层250、252可以由诸如SiC的极低k介电材料制成。例如，接触件244和通孔246、248可以由诸如铜或钨的金属制成。

被配置为存储各自数据状态的MRAM单元202a、202b布置在相邻金属层之间的互连结构204内。MRAM单元202a包括由导电材料制成的底部电极254和顶部电极256。在其顶部和底部电极254、256之间，MRAM单元202a包括MTJ 258。MRAM单元202a还包括MRAM侧壁间隔件260。金属线242具有与顶部电极256的顶面共面并且直接电接触(例如，欧姆耦合)的最低表面。

图3描绘了图2的集成电路200如在图2至图3中示出的剖线中表明的顶视图的一些实施例。如图可见，当在一些实施例中被从上方观察时，MRAM单元202a、202b可以具有正方形、矩形或圆形形状。在其他的实施例中，然 而，例如由于很多蚀刻工艺的实际情况，所以示出的正方形形状的角部可以变圆，导致具有圆角的正方形或矩形形状或具有圆形或椭圆形的MRAM单元202a、202b。MRAM单元202a、202b分别布置在金属线240、241上方，并且具有分别与金属线242直接电连接的顶部电极256，并且之间无通孔或接触件。

现在参考图4，提供了图2的MRAM单元202的放大的截面图。如图所示，MRAM单元202a包括底部电极254和顶部电极256以及设置在底部电极254和顶部电极256之间的MTJ 258。底部电极254向下延伸穿过介电保护层252中的开口中以与下面的金属线240电接触。

在示出的实施例中，MTJ 258包括下部铁磁电极266(其可以具有钉扎的磁取向)和上部铁磁电极268(其具有自由的磁取向)。隧穿阻挡层270设置在下部和上部铁磁电极266、268之间；并且覆盖层272设置在上部铁磁电极268上方。下部铁磁电极266可以是包括顶部钉扎铁磁层274、底部钉扎铁磁层276和夹在顶部和底部钉扎铁磁层274、276之间的金属层278的合成反铁磁(SAF)结构。

在一些实施例中，上部铁磁电极268包括Fe、Co、Ni、FeCo、CoNi、CoFeB、FeB、FePt、FePd等。在一些实施例中，覆盖层272包括WO₂、NiO、MgO、Al₂O₃、Ta₂O₅、MoO₂、TiO₂、GdO、Al、Mg、Ta、Ru等。在一些实施例中，隧穿阻挡层270在上部铁磁电极268和下部铁磁电极266之间提供电隔离，同时在适当的条件下仍允许电子隧穿通过隧穿阻挡层270。例如，隧穿阻挡层270可以包括氧化镁(MgO)、氧化铝(例如，Al₂O₃)、NiO、GdO、Ta₂O₅、MoO₂、TiO₂、WO₂等。

在操作中，通常通过测量MTJ 258的电阻来读取上部(例如，自由的)铁磁电极268的可变磁极性。由于磁性隧道效应，所以MTJ 258的电阻随着可变磁极性而变化。此外，在操作中，通常使用自旋转移力矩(STT)效应来改变或切换可变磁极性。根据STT效应，电流流经MTJ 258，以感应自下部(例如，钉扎的)铁磁电极266至上部(例如，自由的)铁磁电极268的电子流。随着电子穿过下部铁磁电极266，电子的自旋被极化。当自旋极化的电子到达上部铁磁电极268时，自旋极化的电子将力矩施加于可变磁极性并且切换 自由铁磁电极(例如，上部电极268)的状态。用于读取或改变可变磁极性的可选方法也是经得起检验的。例如，在一些替代方法中，钉扎和/或自由铁磁电极266/268的磁极性垂直于介于隧穿阻挡层270和钉扎和/或自由铁磁电极266/268之间的界面，使MTJ 258成为垂直MTJ。

有利地，由于顶部电极256本身和上面的金属线242直接电接触，所以MRAM单元202a、202b的总高度相对于以前的方法可以被减小。与以前的方法相比，这种减小的高度使得MRAM单元202a、202b更容易与BEOL工艺流程兼容。因此，MRAM单元202a、202b的形成提供了具有减小的制造成本的更好的MRAM操作。

参考图5至图20，提供了在制造的各个阶段中的具有MRAM单元的半导体结构的一些实施例的截面图。虽然图5至图20被描述为一系列步骤，但是应该理解，这些操作不限制于此，在其他的实施例中可以改变这些步骤的顺序，并且公开的方法也可适用于其他结构。在其他结构中，一些示出的和/或描述的步骤可以被整体地或部分地省略。

图5示出了示出设置在衬底(未在图5中示出，但先前在图2中示出)上方的互连结构204的一部分的一些实施例的截面图。互连结构204包括IMD层208和水平延伸穿过IMD层228的金属线240。IMD层228可以是氧化物，诸如二氧化硅、低k介电材料或极低k介电材料。例如，金属线240可以由金属制成，诸如铝、铜或它们的组合。在一些实施例中，衬底可以是块状硅衬底或绝缘体上半导体(SOI)衬底(例如，绝缘体上硅衬底)。例如，衬底也可以是二元半导体衬底(例如，GaAs)、三元半导体衬底(例如，AlGaAs)或更高阶数的半导体衬底。例如，在许多示例中，衬底表现为半导体晶圆，并且可以具有直径：1inch(25mm)；2inch(51mm)；3inch(76mm)；4inch(100mm)；5inch(130mm)或125mm(4.9inch)；150mm(5.9inch，通常称为“6inch”)；200mm(7.9inch通常称为“8inch”)；300mm(11.8inch，通常称为“12inch”)；或450mm(17.7inch，通常称为“18inch”)。在处理完成之后，例如在MRAM单元形成之后，这种晶圆可以可选地和其他晶圆或管芯一起堆叠，并且然后被切割成对应于单独IC的单独的管芯。

介电保护层252形成在IMD层228上方并且形成在金属线240上方。介电保护层252由诸如氧化物或ELK电介质的介电材料制成，并且作为蚀刻停止层。在一些实施例中，介电保护层252包括具有约的厚度的SiC。底部电极层254形成在介电保护层252上方，并且向下延伸通过在介电保护层252中的开口以与金属线240的上部电接触。例如，底部电极层254可以是导电材料，诸如氮化钛、氮化钽、钛、钽或上述材料中的一种或多种的组合。此外，在一些实施例中，例如，底部电极层254的厚度可以为约10nm至100nm。

磁性隧道结(MTJ)堆叠件258’形成在底部电极层254的上表面上方，并且顶部电极层256形成在MTJ堆叠件268’上方。例如，顶部电极层256可以是导电材料，诸如氮化钛、氮化钽、钛、钽或上述材料中的一种或多种的组合。此外，例如，顶部电极层256的厚度可以为约10nm至100nm。掩模502设置在顶部电极层256的上表面上方。在一些实施例中，掩模502包括光刻胶掩模，但是也可以是诸如氮化物标记(nitride mark)的硬掩模。在示出的实施例中，掩模502是包括SiON层504、SiO₂层506和Si₃N₃层508的硬掩模。MTJ 258和/或顶部电极256的侧壁可以以相对于穿过底部电极254的上表面的法线测量的除了90度以外的角度倾斜。

如图6所示，侧壁间隔件层260’形成在底部电极254的横向部分上方，加衬于MTJ 258’的侧壁，加衬于顶部电极256的侧壁，并且在掩模502的侧壁和上表面上方延伸。在一些实施例中，侧壁间隔件260’可以以任何合适的沉积技术形成并且通常共形形成。此外，例如，侧壁间隔层260’可以由氮化硅、碳化硅、Si₃N₄、SiON或它们一种或多种的组合形成。甚至，例如，侧壁间隔层260’可以形成为具有大约的厚度。然后诸如共形氧化物的介电衬里602形成在侧壁间隔件层260’上方。

在图7中，在侧壁间隔件层260’中执行第一蚀刻700以回蚀刻侧壁间隔件260’从而去除侧壁间隔件层260’的横向延伸件，从而形成侧壁间隔件260。在一些实施例中，这种第一蚀刻700是单向或垂直蚀刻。第一蚀刻700也可以去除SiON层504，并且停止在SiO₂层506上。在很多情况下，第一蚀刻700还减小SiO₂层506的高度，并且因此图5中的SiO₂层506的原始厚度足以允许用于第一蚀刻700的足够的余量。

在图8中，进行第二蚀刻800以选择性地从氮化硅层508上方去除剩余的SiO₂间隔件506。第二蚀刻800可以具有与第一蚀刻700不同的蚀刻化学剂，并且通常对于SiO₂层506的SiO₂材料具有选择性。因此，第二蚀刻800使得氮化硅间隔件260和下部氮化硅层508基本上完整，并且在一些情况中可以“圆化”氮化硅间隔件260的顶面。因此，每个MRAM侧壁间隔件的最上部表面可以是圆的或锥形的以从在各个MRAM间隔件中的峰部806的两侧向下延伸。

在图9中，诸如二氧化硅衬里的介电衬里138可以共形沉积在介电保护层252的横向部分上方、MRAM侧壁间隔件260的侧壁和上表面上方以及剩余的氮化硅层508上方。然后例如，诸如极低k介电层的IMD层230可以通过化学汽相沉积(CVD)、等离子体汽相沉积(PVD)和旋涂技术或热氧化形成在介电衬里138上方。

在图10中，进行化学机械抛光或化学机械平坦化(CMP)工艺以平坦化IMD层230的上表面。

在图11中，进行光刻以图案化一个或多个掩模(未示出)，并且进行一个或多个相应的蚀刻以形成沟槽开口1100和通孔开口1102。在一些实施例中，这些开口可以是双镶嵌开口。

在图12中，诸如铝或铜的金属用于填充沟槽和开口。因此，在存储区域中，沟槽被以与顶部电极256的上部区域直接接触的金属线242填充，从而在金属线242和顶部电极256之间提供欧姆连接而无接触件或通孔。在集成电路的另一区域中，诸如在形成CMOS逻辑器件的逻辑区域中，金属线1200通过通孔1202耦合至下面的金属线1204。然后执行CMP操作以平坦化金属线的上表面和IMD层230的上表面，从而导致图12的结构。

图13至图16示出了顶部电极上方的掩模包括SiO₂间隔件层1306和SiON覆盖层1304的替代实施例。与先前的图5至图8相比，图13至图16的实施例省略了先前示出的顶部电极256上方的氮化硅蚀刻停止层508。这种省略可以稍微简化处理，这可以减少成本。

更具体地，在图13中，形成IMD层228、金属线240、介电保护层252和底部电极层254。磁性隧道结(MTJ)堆叠件258’形成在底部电极层254的 上表面上方，覆盖层形成在MTJ堆叠件258’上方并且顶部电极层256形成在覆盖层上方。包括SiON覆盖层1304和SiO₂间隔件层1306的掩模1302设置在顶部电极层256的上表面上方。

在图14中，侧壁间隔件层260’形成在底部电极254的横向部分上方，加衬于MTJ 258’的侧壁、顶部电极256的侧壁，并且在掩模1302的侧壁和上表面上方延伸。然后，诸如共形氧化物的氧化物衬里602形成在侧壁间隔件层260’上方。

在图15中，在侧壁间隔件层260’中执行第一蚀刻1500以回蚀刻侧壁间隔件层260’从而去除侧壁间隔件层260’的横向延伸件，从而形成侧壁间隔件260。在一些实施例中，这种第一蚀刻1500是单向或垂直蚀刻。第一蚀刻1500也可以去除SiON覆盖层504，并且停止在SiO₂间隔件层1306上。在很多情况下，第一蚀刻1500还减小SiO₂间隔层1306的高度，并且因此图6中的SiO₂间隔件层1306的原始厚度足以允许用于第一蚀刻1500的足够的余量。

在图16中，进行第二蚀刻1600以选择性地从顶部电极256上方并且从氮化硅间隔件260’上方去除剩余的SiO₂间隔件1306。该第二蚀刻1600可以具有与第一蚀刻1500不同的蚀刻化学剂，并且通常对于SiO₂层1306的SiO₂材料具有选择性。因此，第二蚀刻1600留下氮化硅间隔件260并且暴露顶部电极256的上表面，并且在一些实施例中可以“圆化”氮化硅间隔件260的顶面。在图16之后，可以进行类似于图9至图12的工艺，但是图9的介电衬里138与顶部电极256的上表面直接接触。

图17至图20示出了另一可选的实施例。接着先前描述的图9，图17形成先前的图9的结构上方的氧化物层1702。在图18中，进行CMP操作以平坦化氧化物层1702；并且在图19中，形成沟槽开口和通孔开口。在图20中，沉积金属以填充沟槽开口和通孔开口，从而形成金属线2002、2004。氧化物层1702在逻辑区域2006上方更厚并且在存储器区域2008上方更薄。因此，图20中的最终结构在金属线的侧壁上展示了在不同高度的低k电介质230和氧化物1702。

图21示出了根据一些实施例的形成MRAM单元的方法2100。尽管本文将示出和/或描述的该方法和其他方法示出为一系列步骤或事件，但是应该理 解，本发明不限于示出的顺序或步骤。因此，在一些实施例中，可以以示出的顺序不同的顺序和/或可以同时进行步骤。此外，在一些实施例中，示出的步骤或事件可以被细分成多个步骤或事件，其可以在分离的时间或与其他步骤或子步骤同时进行。在一些实施例中，可以省略一些示出的步骤或事件，并且可以包括其他未示出的步骤或事件。

在一些实施例中，例如，步骤2102至2108可以对应于先前在图5中示出的结构。在步骤2102中，在介电层的上表面上方形成蚀刻停止层。蚀刻停止层展示处使下面的金属线的上表面的至少一部分暴露的开口。在步骤2104中，在蚀刻停止层上方形成底部电极层。底部电极层向下延伸穿过开口以与下面的金属层物理和电接触。在步骤2106中，在底部电极层上方形成磁性隧道结(MTJ)层。在步骤2108中，在磁性隧道结层上方形成顶部电极层。在步骤2110中，该步骤对应于对于先前图12示出的实例，形成上部金属层以与顶部电极直接物理和电接触。

一些实施例涉及包括磁阻式随机存取存储器(MRAM)单元的集成电路。集成电路包括半导体衬底和设置在半导体衬底上方的互连结构。互连结构包括以交替的方式堆叠在彼此上方的多个介电层和多个金属层。多个金属层包括下部金属层和设置在下部金属层上方的上部金属层。底部电极设置在下部金属层上方并与下部金属层电接触。磁性隧道结(MTJ)设置在底部电极的上表面上方。顶部电极设置在MTJ的上表面上方并且与上部金属层的下表面直接电接触。

应该理解，在书面描述中，以及在下面的权利要求中，术语“第一”、“第二”、“第三”等只是用于简化描述以在图和一系列图的不同元件之间区分的通用标识符。就它们本身而言，这些术语不暗示对于这些元件的任何时间顺序或结构近似性，并且不旨在描述示出的不同的实施例中和/或未示出的实施例中的相应元件。例如，结合第一附图描述的“第一介电层”没有必要对应于结合另一附图描述的“第一介电层”，并且没有必要对应于未示出的实施例中的“第一介电层”。

本发明的实施例提供了一种集成电路，包括：半导体衬底；设置在所述半导体衬底上方的互连结构，并且所述互连结构包括以交替的方式堆叠在彼此上 方的多个介电层和多个金属层，其中，所述多个金属层包括下部金属层和设置在所述下部金属层上方的上部金属层；设置在所述下部金属层上方并与所述下部金属层电接触的底部电极；设置在底部电极的上表面上方的磁性隧道结(MTJ)；以及设置在所述磁性隧道结的上表面上方并且与所述上部金属层的下表面直接电接触的顶部电极。

根据本发明的一个实施例，集成电路还包括：沿着所述顶部电极和所述磁性隧道结的外部侧壁设置的磁阻式随机存取存储器侧壁间隔件，其中，所述磁阻式随机存取存储器侧壁间隔件具有向上延伸超过所述顶部电极的上表面并且至在所述上部金属层的下表面中的凹槽内的上部。

根据本发明的一个实施例，其中，所述磁阻式随机存取存储器侧壁间隔件的最上部表面被圆化或锥化。

根据本发明的一个实施例，集成电路还包括：磁阻式随机存取存储器侧壁间隔件，所述磁阻式随机存取存储器侧壁间隔件具有以在所述顶部电极旁边的第一距离分离的内部上侧壁，并且所述磁阻式随机存取存储器侧壁间隔件具有以第二距离间隔开的内部下侧壁，其中，所述第二距离大于所述第一距离。

根据本发明的一个实施例，其中，所述磁阻式随机存取存储器侧壁间隔件的外部下侧壁垂直或垂直，并且所述外部下侧壁在凸台或肩部区域处与所述磁阻式随机存取存储器侧壁间隔件的外部上侧壁相遇。

根据本发明的一个实施例，集成电路还包括：共形覆盖所述磁阻式随机存取存储器侧壁间隔件的外部侧壁的介电衬里。

本发明的实施例还提供了一种设置在半导体衬底上的磁阻式随机存取存储器(MRAM)单元，所述磁阻式随机存取存储器单元包括：设置在所述半导体衬底上方的底部电极；设置在所述底部电极上方的磁性隧道结(MTJ)；设置在所述磁性隧道结的上表面上方的顶部电极；以及金属线，所述金属线设置在所述顶部电极上方并且与所述顶部电极直接物理接触和电接触，而在所述金属线和所述顶部电极之间无通孔或接触件。

根据本发明的一个实施例，磁阻式随机存取存储器单元还包括：沿着所述顶部电极和所述磁性隧道结的外部侧壁设置的磁阻式随机存取存储器侧壁间隔件，其中，所述磁阻式随机存取存储器侧壁间隔件具有向上延伸超过所述顶 部电极的上表面并且至所述金属线的下表面区域中的上部。

根据本发明的一个实施例，其中，所述磁阻式随机存取存储器间隔件具有停留在所述底部电极的上表面上的最下部表面。

根据本发明的一个实施例，其中，所述磁阻式随机存取存储器侧壁间隔件具有以在所述顶部电极旁边的第一距离分离的最内部上侧壁，并且所述磁阻式随机存取存储器侧壁间隔件具有以第二距离间隔开的内部最下部侧壁，其中，所述第二距离大于所述第一距离。

根据本发明的一个实施例，其中，所述最下部侧壁以相对于穿过所述底部电极的上表面的法线测量的除了90度以外的角度倾斜。

根据本发明的一个实施例，其中，每个磁阻式随机存取存储器侧壁间隔件的最上部表面都被圆化或锥化以从在所述磁阻式随机存取存储器侧壁间隔件中的峰部的两侧向下延伸，并且其中，介电衬里共形覆盖所述磁阻式随机存取存储器侧壁间隔件的外部侧壁。

本发明的实施例还提供了一种用于制造磁阻式随机存取存储器(MRAM)单元的方法，所述方法包括：形成设置在介电层的上表面上方的蚀刻停止层，其中，所述蚀刻停止层展示出使下面的金属线的上表面的至少一部分暴露的开口；在所述蚀刻停止层上方形成底部电极层，所述底部电极层向下延伸穿过所述开口以物理连接和电连接至所述下面的金属线；在所述底部电极层上方形成磁性隧道结(MTJ)层；在所述磁性隧道结层上方形成顶部电极；以及形成与所述顶部电极的上部直接电接触和物理接触的上部金属层。

根据本发明的一个实施例，其中，形成所述顶部电极还包括：在所述磁性隧道结层上方形成顶部电极层；在所述顶部电极层上方形成硬掩模；以及图案化所述磁性隧道结层和顶部电极层以去除所述磁性隧道结层和所述顶部电极层两者的未被所述硬掩模覆盖的部分，以形成所述顶部电极和磁性隧道结；形成沿着所述顶部电极和所述磁性隧道结的外部侧壁设置并且在所述硬掩模的上表面上方延伸的共形磁阻式随机存取存储器侧壁间隔件层。

根据本发明的一个实施例，其中，所述硬掩模包括SiO₂层和所述SiO₂层上方的SiON层。

根据本发明的一个实施例，方法还包括：在所述磁阻式随机存取存储器侧 壁间隔件层上执行第一蚀刻，以去除所述磁阻式随机存取存储器侧壁间隔件层的横向部分并且保留所述顶部电极上方的SiO₂层以及保留所述磁阻式随机存取存储器侧壁间隔件层的沿着所述SiO₂层的侧壁向上延伸的部分。

根据本发明的一个实施例，其中，所述硬掩模包括介于所述SiO₂层和所述顶部电极之间的氮化硅层。

根据本发明的一个实施例，其中，所述SiO₂层的最下部部分直接邻接所述顶部电极的上表面。

根据本发明的一个实施例，方法还包括：执行第二蚀刻以选择性地去除所述SiO₂层，留下所述磁阻式随机存取存储器侧壁间隔件层的向上延伸经过所述顶部电极的上表面的所述部分。

根据本发明的一个实施例，方法还包括：在所述磁阻式随机存取存储器侧壁间隔件层的所述部分和所述顶部电极上方形成介电层；以及在所述介电层中形成沟槽开口和通孔开口，其中，所述沟槽开口暴露所述顶部电极的上表面和所述磁阻式随机存取存储器侧壁间隔件层的一部分；以及以直接邻接所述顶部电极的上表面的导电材料填充所述沟槽开口和所述通孔开口。

以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。