一种像素结构及其制备方法、阵列基板、显示装置与流程

本发明涉及显示技术领域，特别涉及一种像素结构及其制备方法、阵列基板、显示装置。

背景技术：

低温多晶硅(LTPS)产品已成为现有液晶显示面板的主流产品，目前，常用的LTPS显示面板的像素结构中，如图1所示，像素电极(P-ITO)层与源漏电极(SD)层之间包括平坦层(PLN)30、公共电极(C-ITO)层40和绝缘层(PVX)60三层结构，像素电极70与源漏电极20之间通过第平坦层30、公共电极层40和绝缘层60三层结构中的套孔50实现连接；上述像素结构的优点是制备过程比较方便，但是该像素结构也存在一些缺陷，具体为：由于平坦层30、公共电极层40和绝缘层60形成的套孔50结构中，其各层通孔的孔径尺寸大小不同，且各层通孔为逐层形成、孔径中心容易产生偏移(OL Shift)，因此，在制备过程中很容易产生C-ITO与SD或者C-ITO与P-ITO短路的问题，进而导致像素结构不良。

技术实现要素：

本发明提供了一种像素结构及其制备方法、阵列基板、显示装置，用以提高像素结构的良率。

为达到上述目的，本发明提供以下技术方案：

一种像素结构，包括：

基板；

位于所述基板上的源漏电极；

位于所述源漏电极上的第一绝缘层，所述第一绝缘层设有第一通孔；

位于所述第一绝缘层上的公共电极和搭接电极，所述公共电极和所述搭接电极互不接触，且所述搭接电极通过所述第一通孔与所述源漏电极电连接；

位于所述公共电极和所述搭接电极上的第二绝缘层，所述第二绝缘层设有第二通孔；

位于所述第二绝缘层上的像素电极，所述像素电极通过所述第二通孔与所述搭接电极电连接。

上述像素结构中，源漏电极与像素电极之间可以通过第一绝缘层的第一通孔、搭接电极以及第二绝缘层的第二通孔实现连接；并且，首先，由于公共电极与搭接电极同层非接触设置，所以，公共电极不容易通过搭接电极与源漏电极产生接触；其次，由于第一通孔和第二通孔都通向搭接电极，所以，第一通孔和第二通孔也不容易导致公共电极(CITO)与源漏电极和/或像素电极之间产生接触，综上所述，上述像素结构的公共电极与源漏电极和/或像素电极之间不容易产生接触短路，所以，上述像素结构的良率较高。

优选地，所述搭接电极包括位于所述第一通孔内的连接部和位于所述第一绝缘层上的搭接部；沿所述第一绝缘层的延展方向，所述搭接部的尺寸大于所述第一通孔的尺寸。

优选地，沿所述第一绝缘层的延展方向，所述搭接部的尺寸大于所述第二通孔的尺寸。

优选地，所述第二通孔与所述第一通孔的轴心线重合。

一种阵列基板，包括上述任一技术方案中所述的像素结构。

一种显示装置，包括上述技术方案中所述的阵列基板。

一种像素结构的制备方法，包括：

在基板上形成源漏电极层，通过构图工艺形成源漏电极的图形；

在源漏电极层上形成第一绝缘层，通过构图工艺形成第一绝缘层的图形，所述第一绝缘层的图形包括第一通孔；

在第一绝缘层上形成公共电极层，通过构图工艺形成公共电极和搭接电极的图形，其中，所述公共电极与所述搭接电极互不接触，且所述搭接电极通过所述第一通孔与所述源漏电极电连接；

在公共电极层上形成第二绝缘层，通过构图工艺形成第二绝缘层的图形，所述第二绝缘层的图形包括第二通孔；

在第二绝缘层上形成像素电极层，通过构图工艺形成像素电极的图形，所述像素电极通过所述第二通孔与所述搭接电极电连接。

优选地，所述搭接电极包括位于所述第一通孔内的连接部和位于所述第一绝缘层上的搭接部；沿所述第一绝缘层的延展方向，所述搭接部的尺寸大于所述第一通孔的尺寸。

优选地，沿所述第一绝缘层的延展方向，所述搭接部的尺寸大于所述第二通孔的尺寸。

优选地，所述第二通孔与所述第一通孔的轴心线重合。

附图说明

图1为现有技术中一种像素结构的部分切面结构示意图；

图2为本发明实施例提供的一种像素结构的结构示意图；

图3为图2中所示的像素结构沿虚线方向的部分切面结构示意图；

图4为本发明实施例提供的一种像素结构的制备方法流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参考图2和图3。

如图2和图3所示，本发明实施例提供的一种像素结构，包括：

基板1；

位于基板1上的源漏电极2；

位于源漏电极2上的第一绝缘层3，该第一绝缘层3设有贯穿其厚度方向的第一通孔31；

位于第一绝缘层3上的公共电极4和搭接电极5，公共电极4和搭接电极5互不接触，搭接电极5覆盖第一通孔31、且通过第一通孔31与源漏电极2电连接；

位于公共电极4和搭接电极5上的第二绝缘层6，该第二绝缘层6设有贯穿其厚度方向的第二通孔61；

位于第二绝缘层6上的像素电极7，像素电极7覆盖第二通孔61、且通过第二通孔61与搭接电极5电连接。

上述像素结构中，源漏电极2与像素电极7之间可以通过第一绝缘层3的第一通孔31、搭接电极5以及第二绝缘层6的第二通孔61实现连接；并且，首先，由于公共电极4与搭接电极5同层非接触设置，所以，公共电极4不容易通过搭接电极5与源漏电极2产生接触；其次，由于第一通孔31和第二通孔61都通向搭接电极5，所以，第一通孔31和第二通孔61也不容易导致公共电极(CITO)4与源漏电极2和/或像素电极7之间产生接触，综上所述，上述像素结构的公共电极4与源漏电极2和/或像素电极7之间不容易产生接触短路，所以，上述像素结构的良率较高。

另外，由于上述第一通孔31和第二通孔61为相互独立的结构、其彼此对孔径尺寸没有限制，所以，第一通孔31与第二通孔61的直径可以大于现有技术中的套孔的尺寸，进而可以提升像素电极的充电效率。

如图2和图3所示，一种具体的实施例中，搭接电极5可以包括位于第一通孔31内的连接部51和位于第一通孔31上的搭接部52，其中，连接部51一端与源漏电极2相接触、另一端与搭接部52相接触，而像素电极7可以通过第二通孔61与搭接部52相接触，进而实现与源漏电极2的电连接。

如图2和图3所示，优选地，沿第一绝缘层3的延展方向，搭接部52的尺寸大于第一通孔31的尺寸。

当搭接部52的尺寸大于第一通孔31的尺寸时，一方面，搭接部52可以完全将第一通孔31覆盖，进而可以避免公共电极4与源漏电极2之间产生接触短路；另一方面，可以保证像素电极7与搭接电极5的接触面积较大，进而可以进一步提升像素电极7的充电效率，并且可以有利于像素电极7与搭接电极5的电连接。

如图2和图3所示，进一步优选地，沿第一绝缘层3的延展方向，搭接部52的尺寸大于第二通孔61的尺寸。

同理，当搭接部52的尺寸大于第二通孔61的尺寸时，一方面，搭接部52可以完全将第二通孔61的开口部遮封，进而，可以避免公共电极4与像素电极7之间产生接触短路；另一方面，可以保证像素电极7与搭接电极5的接触面积较大，进而可以进一步提升像素电极7的充电效率，并且可以有利于像素电极7与搭接电极5的电连接。

如图2和图3所示，在上述实施例的基础上，一种具体的实施例中，第二绝缘层6的第二通孔62与第一绝缘层3的第一通孔31的轴心线o重合。

当第二通孔63与第一通孔31的轴心线o重合时，可以缩短像素电极7与源漏电极2的耦合路径，从而可以进一步提升像素电极7的充电效率。

如图2～图4所示，本发明实施例还提供了一种像素结构的制备方法，该制备方法包括以下步骤：

步骤S101，在基板1上形成源漏电极层，通过构图工艺形成源漏电极2的图形；

步骤S102，在源漏电极层上形成第一绝缘层，通过构图工艺形成第一绝缘层3的图形，该第一绝缘层3的图形包括第一通孔31；

步骤S103，在第一绝缘层3上形成公共电极层，通过构图工艺形成公共电极4和搭接电极5的图形，其中，公共电极4与搭接电极5互不接触，且搭接电极5通过第一通孔31与源漏电极2电连接；

步骤S104，在公共电极层上形成第二绝缘层，通过构图工艺形成第二绝缘层6的图形，该第二绝缘层6的图形包括第二通孔61；

步骤S105，在第二绝缘层6上形成像素电极层，通过构图工艺形成像素电极7的图形，像素电极7通过第二通孔61与搭接电极5电连接。

通过上述制备方法形成的像素结构中，源漏电极2与像素电极7之间可以通过第一绝缘层3的第一通孔31、搭接电极5以及第二绝缘层6的第二通孔61实现连接；所以，上述像素结构的公共电极4与源漏电极2和/或像素电极7之间不容易产生接触短路，进而，上述像素结构的良率较高。

另外，由于通过上述制备方法形成的像素结构中，第一通孔31和第二通孔61为相互独立的结构，所以第一通孔31与第二通孔61的尺寸可以大于现有技术中的套孔的尺寸，进而可以提升像素电极7的充电效率；并且，由于第一通孔31和第二通孔61彼此对孔径尺寸和位置没有限制，所以，上述制备过程较简单、不易出现操作不良。

如图2和图3所示，一种具体的实施例中，通过上述制备方法形成的像素结构中，搭接电极5可以包括位于第一通孔31内的连接部51和位于第一通孔31上的搭接部52，其中，连接部51一端与源漏电极2相接触、另一端与搭接部52相接触，而像素电极7可以通过第二通孔61与搭接部52相接触，进而实现与源漏电极2的电连接。

如图2和图3所示，优选地，沿第一绝缘层3的延展方向，搭接部52的尺寸大于第一通孔31的尺寸。

当搭接部52的尺寸大于第一通孔31的尺寸时，一方面，搭接部52可以完全将第一通孔31覆盖，进而可以避免公共电极4与源漏电极2之间产生接触短路；另一方面，可以保证像素电极7与搭接电极5的接触面积较大，进而可以进一步提升像素电极7的充电效率，并且可以有利于像素电极7与搭接电极5的电连接。

如图2和图3所示，进一步优选地，沿第一绝缘层3的延展方向，搭接部52的尺寸大于第二通孔61的尺寸。

同理，当搭接部52的尺寸大于第二通孔61的尺寸时，一方面，搭接部52可以完全将第二通孔61的开口部遮封，进而，可以避免公共电极4与像素电极7之间产生接触短路；另一方面，可以保证像素电极7与搭接电极5的接触面积较大，进而可以进一步提升像素电极7的充电效率，并且可以有利于像素电极7与搭接电极5的电连接。

如图2和图3所示，在上述实施例的基础上，一种具体的实施例中，通过上述制备方法形成的像素结构中，第二绝缘层6的第二通孔62与第一绝缘层3的第一通孔31的轴心线o重合。

当第二通孔63与第一通孔31的轴心线o重合时，可以缩短像素电极7与源漏电极2的耦合路径，从而可以进一步提升像素电极7的充电效率。

本发明实施例还提供了一种阵列基板，该阵列基板包括上述任一实施例中的像素结构。由于该阵列基板中的像素结构不容易产生短路，进而，该阵列基板的良率较高。

本发明实施例还提供了一种显示装置，该显示装置包括上述实施例中的阵列基板。

需要说明的是，为了清楚示意源漏电极2、搭接部52和像素电极7之间的连接关系，附图2中未画出第一绝缘层3和第二绝缘层6的结构；

显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。