一种基于CMOS深亚微米工艺的EEPROM结构的制作方法

本发明涉及半导体制造领域，特别是涉及一种基于CMOS深亚微米工艺的EEPROM结构。

背景技术：

本发明的目的在于，提供一种基于CMOS深亚微米工艺的EEPROM结构，能够有效的简化制作工艺，减少前期制作所需的掩膜版数量，从而提高芯片制作效率，降低芯片加工费用。

为了解决现有技术存在的不足，本发明提供了一种基于CMOS深亚微米工艺的EEPROM结构，如图2所示，其结构包括：控制栅，浮栅栏，氧化层，其特征在于，以CMOS深亚微米工艺中低压MOS管栅替代EEPROM结构中的浮栅，因为，CMOS深亚微米工艺中，低压管的栅氧化层质量比较高又比较薄，已经具备EEPROM中的隧道氧化层要求，为低压MOS管栅与EEPROM结构中的浮栅使用同一层多晶硅提供了可能性。

具体地，对CMOS深亚微米工艺和EEPROM结构的栅和金属布线进行细化分析，如图3所示，CMOS深亚微米工艺的低压逻辑部分分为一层多晶硅和四层金属，从下往上，依次包括：低压MOS管栅（多晶硅），第一层金属，第二层金属，第三层金属，第四层金属。EEPROM结构的存储器部分分为二层多晶硅和三层金属，从下往上，依次包括：EEPROM浮栅（多晶硅），EEPROM控制栅（多晶硅），第一层金属，第二层金属，第三层金属。

具体地，CMOS深亚微米工艺中，接触孔和金属间的通孔都额外以填充金属的方式实现，工艺在布金属走线时走线时都做平坦化处理，这为第二层金属在布线时代替第一层金属而不会过多额外占用芯片面积提供了可能性，CMOS深亚微米工艺的低压逻辑部分的金属层一般多于4层，而EEPROM结构的存储器部分金属一般为三层。因此，可以保持CMOS深亚微米工艺的低压逻辑部分金属布线层数不变，把EEPROM结构的存储器部分金属层增加一层，从三层增加为四层，然后把EEPROM结构的存储器部分第一层金属当做浮栅来使用。

具体地，CMOS深亚微米工艺的低压逻辑部分电压比较低，为1.2V~1.8V，第一层金属一般仅供逻辑单元内部走线使用，因此，第一层金属与多晶硅栅耦合电容不会太大，可以减小第一层金属层与多晶硅栅之间的介质层，以满足第一层金属走线当做EEPROM结构中的控制栅使用。

技术实现要素：

图1为现有技术EEPROM结构示意图；

图2为本发明实施例基于CMOS深亚微米工艺的EEPROM结构；

图3为现有技术CMOS深亚微米工艺的低压逻辑部分与EEPROM结构的存储器部分栅和金属布线示意图；

图 4为本发明实施例基于CMOS深亚微米工艺的EEPROM结构的存储器部分栅和金属布线示意图。

具体实施方式

下面将结合示意图对本发明实施例基于CMOS深亚微米工艺的EEPROM结构进行更详细的描述，根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种基于CMOS深亚微米工艺的EEPROM结构，以CMOS深亚微米工艺中低压MOS管栅替代EEPROM结构中的浮栅，能够有效的简化制作工艺，减少前期制作所需的掩膜版数量，从而提高芯片制作效率，降低芯片加工费用。

根据上述核心思想，下面结合图1和图3，对本发明基于CMOS深亚微米工艺的EEPROM结构具体进行分析。

图3为现有技术的栅和金属布线示意图 ，CMOS深亚微米工艺的低压逻辑部分分为一层多晶硅和四层金属，EEPROM结构的存储器部分分为二层多晶硅和三层金属，第一层金属与低压MOS管多晶硅栅介质层都比较厚。而CMOS深亚微米工艺的低压逻辑部分电压比较低，为1.2V~1.8V，第一层金属一般仅供逻辑单元内部走线使用，因此，第一层金属与多晶硅栅耦合电容不会太大，可以减小第一层金属层与多晶硅栅之间的介质层，以满足第一层金属走线当做EEPROM结构中的控制栅使用。

图4为本发明实施例基于CMOS深亚微米工艺的EEPROM结构中的栅和金属布线示意图，减小本发明实施例中第一层金属与低压EEPROM管浮栅介质层（即MOS管多晶硅栅），本发明实施例的存储器部分第一层金属用作EEPROM存储管的控制栅，接触孔与第一层金属和第二层金属之间的通孔重叠后，第二层金属代替现有技术EEPROM结构中的第一层金属，类似，第三层金属代替现有技术中的第二层金属，第四层金属代替现有技术中的第三层金属。

综上所述，本发明提供的基于CMOS深亚微米工艺的EEPROM结构符合发明的核心思想，通过CMOS深亚微米工艺中低压MOS管栅与EEPROM结构中的浮栅使用同一层多晶硅；第一层金属走线当做EEPROM结构中的控制栅使用，极大程度的简化了制造工艺，降低了芯片的加工费用。