本发明涉及磁性随机存储器(mram，magneticradomaccessmemory)制造技术领域，具体来说，本发明涉及一种采用防止磁性随机存储器记忆层和参考层短路的制造工艺来制备结构单元的方法。
背景技术：
近年来，采用磁性隧道结(mtj,magnetictunneljunction)的mram被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性磁性隧道结通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(stt，spintransfertorque)转换技术的写方法，这样的mram称为stt-mram。根据磁极化方向的不同，stt-mram又分为面内stt-mram和垂直stt-mram(即pstt-mram)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小磁性隧道结元件尺寸时所需的切换电流也会减小，所以在尺度方面pstt-mram可以很好的与最先进的技术节点相契合。因此，期望是将pstt-mram元件做成极小尺寸，并具有非常好的均匀性，以及把对磁性隧道结磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对磁性隧道结记忆器件寿命的破坏与缩短。然而，制备一个小型磁性隧道结元件可能会增加磁性隧道结电阻的波动，使得pstt-mram的写电压或电流也会随之有较大的波动，这样会损伤mram的性能。
在现在的mram制造工艺中，一般采用一步刻蚀工艺对磁性隧道结，即：对记忆层，势垒层和参考层进行刻蚀。具体的方案可以采用反应离子刻蚀(rie，reactiveionetching)或离子束刻蚀(ibe，ionbeametching)的方法来实现，刻蚀带来的物理损伤，化学损伤以及由于刻蚀副产物的再次沉积造成的参考层和记忆层之间的短路都是不可避免的问题，这将会影响mram器件的磁性和电学性能，不利于mram回路良率的提高。
技术实现要素：
有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是提供一种有利于mram回路良率的提高的防止磁性随机存储器记忆层和参考层短路的制造方法。
为实现上述目的，本发明提供了一种防止磁性随机存储器记忆层和参考层短路的制造方法，包括：第一步骤：在表面抛光的cmos基底上，依次形成底电极、磁性隧道结多层膜和硬掩模膜层；第二步骤：图形化定义磁性隧道结图案，并转移图案到磁性隧道结的顶部；第三步骤：反应离子刻蚀记忆层，并保留部分记忆层以防止记忆层被刻穿；第四步骤：氧化记忆层和硬掩模侧壁以获得被氧化的副产物沉积层和被氧化的部分记忆层，并进行退火修复；第五步骤：沉积一层电介质在硬掩模的周围，并覆盖被氧化的部分记忆层；第六步骤：以沉积在硬掩模周围的电介质为掩模，对被氧化的部分记忆层、势垒层、参考层和底电极进行离子束刻蚀；第七步骤：采用电介质填充未被刻蚀硬掩模周围的空隙，并采用化学机械抛光磨平直到未被氧化的硬掩模顶部。
优选地，所述底电极包括种子层和导电层，种子层为ta、tan、w、wn、ti或tin等，种子层的厚度为0.5nm-5nm；导电层为cu、cun、mo、w或者ru等，导电层的厚度为5nm-30nm。
优选地，参考层具有磁极化不变性；而且参考层是下述两者情况之一：具有irmn或ptmn/cofe/ru/cofe结构的总厚度为10-30nm的面内型参考层；具有tbcofe或[co/pt]nco/ru/[copt]m超晶格多层膜结构的总厚度为8-20nm的垂直型参考层。
优选地，磁性隧道结多层膜是由参考层、势垒层和记忆层依次向上叠加的底部嵌固结构。
优选地，第三步骤的反应离子刻蚀所选用的气体压强为1mtorr-100mtorr；第三步骤的反应离子刻蚀所采用的主刻蚀气体为co/nh3、ch3oh或c2h5oh，流量为5sccm-100sccm。
优选选，选用发射光谱仪(oes,opticalemissionspectroscopy)来监测rie刻蚀记忆层元素光谱信号的变化；严格控制rie工艺参数和刻蚀时间，防止势垒层被刻穿，同时，留下一层超薄的记忆层来做为缓冲。
优选地，第四步骤的氧化工艺采用离子注入、离子束刻蚀、反应离子刻蚀或遥控等离子刻蚀技术中一种或者几种，其主要氧化气体选自o2或o3等。
优选地，第四步骤使部分记忆层下面的参考层被部分氧化。
优选地，在第四步骤，在氧化工艺结束后，在真空环境中，对部分加工的磁性隧道结单元阵列进行250℃～400℃的高温热退火。
优选地，第四步骤的氧化工艺采用离子注入、离子束刻蚀、反应离子刻蚀或遥控等离子刻蚀技术中一种或者几种。
优选地，电介质为sio、sin、sion、sic、sicn、al2o3或者mgo中的一种。
优选地，第六步骤的离子束刻蚀采用ar、kr或者xe作为离子源，流量为10sccm-200sccm。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
图1示出了根据本发明的一种防止磁性随机存储器记忆层和参考层短路的制造方法的流程图；
图2a示出了本发明的较佳实施例中，在表面抛光的cmos基底上，依次形成底电极，磁性隧道结多层膜和硬掩模膜层之后的示意图；
图2b示出了本发明的较佳实施例中，包含参考层，势垒层和记忆层的磁性隧道结的结构示意图；
图3示出了本发明的较佳实施例中，图形化定义磁性隧道结图案，并转移图案到磁性隧道结的顶部之后的示意图；
图4示出了本发明的较佳实施例中，反应离子刻蚀记忆层，并保留一层超薄记忆层以防止记忆层被刻穿之后的示意图；
图5示出了本发明的较佳实施例中，氧化记忆层和硬掩模侧壁破坏/副产物沉积层和超薄记忆层，并进行退火工艺修复之后的结构示意图；
图6示出了本发明的较佳实施例中，沉沉积一层电介质在在硬掩模的周围，并覆盖被氧化的超薄记忆层之后的结构示意图；
图7示出了本发明的较佳实施例中，以沉积在硬掩模周围的电介质为掩模，对被氧化的超薄记忆层，势垒层，参考层和底电极进行离子束刻蚀之后的示意图；
图8示出了本发明的较佳实施例中，电介质填充未被刻蚀的硬掩模周围的空隙，并采用化学机械抛光磨平直到未被氧化的硬掩模顶部之后的示意图。
附图标记说明：
100-表面抛光的cmos衬底，110-底电极，120-磁性隧道结多层膜，121-参考层，122-势垒层，123-记忆层，130-硬掩模层，140-侧壁破坏/副产物沉积层，150-刻蚀记忆层留下的超薄记忆层化，160-被氧化了的侧壁破坏/副产物沉积层，170-被氧化了的超薄记忆层，180-沉积电介质，190-填充电介质层。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了解决上述问题，本发明提供的一种防止磁性随机存储器记忆层和参考层短路的制造工艺，采用不同的刻蚀技术对记忆层和参考层分别进行刻蚀，在刻蚀记忆层的时候，并不完全刻蚀记忆层使之留下超薄记忆层在势垒层上，同时，采用氧化工艺和退火工艺，对超薄记忆层和在刻蚀过程中产生的损伤和再次沉积物进行氧化和修复。
图1示出了根据本发明的一种防止磁性随机存储器记忆层和参考层短路的制造方法的流程图。
如图1所示，根据本发明的一种防止磁性随机存储器记忆层和参考层短路的制造方法包括：
第一步骤s1：在表面抛光的cmos基底100上，依次形成底电极110，磁性隧道结多层膜120和硬掩模膜层130，如图2a所示；
优选地，所述底电极110包括种子层和导电层，种子层为ta、tan、w、wn、ti或tin等，种子层的厚度为0.5nm-5nm；导电层为cu、cun、mo、w或者ru等，导电层的厚度为5nm-30nm。
作为优选，磁性隧道结多层膜120的总厚度为15nm-40nm，为由参考层121、势垒层122和记忆层123的依次向上叠加的底部嵌固(bottompinned)结构，如图2b所示。
进一步地，参考层121具有磁极化不变性，根据其是面内型(istt-mram)或垂直(pstt-mram)结构有所不同。面内型(istt-mram)的参考层一般具有(irmn或ptmn)/cofe/ru/cofe结构，其优选总厚度为10-30nm；垂直型(pstt-mram)的参考层一般具有tbcofe或[co/pt]nco/ru/[copt]m超晶格多层膜结构，其优选总厚度为8-20nm。
进一步地，势垒层122为非磁性金属氧化物，优选mgo，mgzno或al2o3，其厚度为0.5nm-3nm。
进一步地，记忆层123具有可变磁极化，根据其是面内型(istt-mram)或垂直(pstt-mram)结构又所不同。面内型istt-mram的记忆层一般为cofe/cofeb或cofe/nife，其优选厚度为2nm-6nm，垂直型pstt-mram记忆层一般为cofeb、cofe/cofeb、fe/cofeb、cofeb(ta，w，mo)/cofeb，其优选厚度为0.8nm-2nm
作为优选，掩模层150的厚度为40nm-100nm，沉积材料选自ta,tan，w或wn等，以期在卤素族电浆中获得更好刻轮廓。
第二步骤s2：图形化定义磁性隧道结120图案，并转移图案到磁性隧道结120的顶部，如图3所示；
在此过程中，采用一次光刻一次刻蚀(le,lithography-etching)或者两次光刻两次刻蚀(lele,lithography-etching-lithography-etching)的方法完成对磁性隧道结120的定义和掩模层130的反应离子(rie)刻蚀，并同时采用rie工艺除去残留的聚合物，以使图案转移到磁性隧道结120的顶部。
第三步骤s3：反应离子刻蚀记忆层123，并保留部分记忆层150(超薄记忆层，)以防止记忆层123被刻穿(即，仅仅使记忆层减薄，而不是完全刻蚀掉)，如图4所示；
优选地，第三步骤的反应离子刻蚀(rie)所选用的气体压强为1mtorr-100mtorr；所采用的主刻蚀气体为co/nh3、ch3oh或c2h5oh等，其流量为5sccm-100sccm，也可以添加he、ar、kr或xe等，其流量为10sccm-200sccm；产生并维持等离子的射频电源功率为200w-3000w；产生并维持偏压的射频电源功率为0w-1500w；晶圆控制台温度为20c-200c；
作为优选，选用发射光谱仪(oes,opticalemissionspectroscopy)来监测rie刻蚀记忆层123元素光谱信号的变化；严格控制rie工艺参数和刻蚀时间，防止势垒层122被刻穿，同时，留下一层超薄的记忆层150来做为缓冲。
第四步骤s4：氧化记忆层123和硬掩模130侧壁以获得被氧化的破坏/副产物沉积层160和被氧化的部分记忆层170，并进行退火工艺修复，如图5所示；
优选地，第四步骤的氧化工艺可以采用离子注入(iit,ionimplantationtechnology)、离子束刻蚀(ibe,ionbeametching)、反应离子刻蚀(rie,reactiveionetching)或遥控等离子刻蚀技术(rpe,remoteplasmaetching)等；其中，主要氧化气体选自o2或o3等，氧化工艺可以采用其中一种或者几种，以调整氧原子/氧离子、纯化学反应/物理轰击比例，以获得被氧化的侧壁破坏/副产物沉积层160和被氧化了的部分记忆层170。
作为优选，第四步骤可以保持在被氧化了的部分记忆层170下面的参考层被部分氧化以获得更好绝缘性能。
作为优选，在第四步骤，在氧化工艺结束后，在真空环境中，对部分加工的磁性隧道结单元阵列进行250c～400c的高温热退火，以修复在氧化过程中产生的损伤或缺陷，其中，退火时间为30秒到30分钟。
第五步骤s5：沉积一层电介质180在硬掩模130的周围，并覆盖被氧化的部分记忆层170，如图6所示；
其中，电介质180为sio、sin、sion、sic、sicn、al2o3或者mgo中的一种。
第六步骤s6：以沉积在硬掩模130周围的电介质180为掩模，对被氧化的部分记忆层170、势垒层122、参考层121和底电极110进行离子束刻蚀，如图7所示；
第六步骤的离子束刻蚀的主要刻蚀气体为ar、kr或xe等；同时，采用发射光谱仪或者二次离子质谱的方法侦测刻蚀终点。
优选地，第六步骤的离子束刻蚀(ibe)采用ar、kr或者xe等作为离子源，其流量为10sccm-200sccm，比如：10sccm、30sccm、50sccm、100sccm或者200sccm等；产生并维持等离子的射频电源的功率为100watt-3000watt，离子束加速电压为50v-1000v，离子束的方向角为0°-90°，比如：0°或者5°等，晶圆控制台旋转的速度为0-60rpm，比如：0rpm，30rpm或者60rpm等。
第七步骤s7：采用电介质190填充未被刻蚀的硬掩模130周围的空隙，并采用化学机械抛光磨平直到未被氧化的硬掩模130顶部，如图8所示，其中，电介质为sio、sin、sion、sic、sicn、al2o3或者mgo中的一种。
本发明的一种防止磁性随机存储器记忆层和参考层短路的制造工艺，包括但不只限于制备磁性随机存储器(mram)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似。
由此，本发明提供的一种防止磁性随机存储器记忆层和参考层短路的制造工艺，采用不同的刻蚀技术对记忆层和参考层分别进行刻蚀，在刻蚀记忆层的时候，并不完全刻蚀记忆层使之留下超薄记忆层在势垒层上，同时，采用氧化工艺和退火工艺，对超薄记忆层和在刻蚀过程中产生的损伤和再次沉积物进行氧化和修复。
在工艺过程中，由于采用了分步刻蚀，不完全刻蚀，氧化和退火的方法，彻底消除了磁性随机存储器记忆层和参考层短路通道的形成，有利于mram回路磁性性能、电学性能和良率的提升。
上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。