垂直沟道型浮栅闪存及其制造方法与流程

本发明涉及集成电路制造技术领域，尤其涉及一种垂直沟道型浮栅闪存及其制造方法。

背景技术：

如图1所示，现有的浮栅式闪存(Floating Gate Flash Memory)使用多晶硅浮栅实现电子的存储，具体包括衬底100、源区101a、漏区101b以及位于源漏之间的沟道区上的隧穿氧化层102、多晶硅浮栅103、阻挡氧化层104和控制栅105，由于这种浮栅式闪存的沟道是水平沟道，所以源区101a、漏区101b需要占用衬底100额外的区域，从而影响了器件的存储密度。目前提高这种浮栅式闪存的存储密度，一般是通过降低沟道长度以及漏/源的宽度的方法来实现的，但这种方法会带来短沟道效应以及漏源击穿电压变低的问题。

因此，需要一种新的浮栅式闪存及其制造方法，能在增大存储密度的同时，不会带来短沟道效应和漏源击穿电压变低的问题。

技术实现要素：

本发明的目的在于提供一种垂直沟道型浮栅闪存及其制造方法，能在增大存储密度的同时，不会带来短沟道效应和漏源击穿电压变低的问题。

为解决上述问题，本发明提出一种垂直沟道型浮栅闪存的制造方法，包括以下步骤：

提供半导体衬底，刻蚀半导体衬底以在所述半导体衬底中形成沟槽；

在所述沟槽中的底部形成一定厚度的第一氧化层；

在所述第一氧化层上从下往上依次在所述沟槽中形成多个填充结构，每个填充结构包括一定高度的沟槽内侧墙、填充在所述沟槽内侧墙之间并与所述沟槽内侧墙等高的介质层、以及覆盖所述沟槽内侧墙和介质层上表面的牺牲层，且最上层的填充结构的牺牲层的上表面低于所述沟槽顶端；

在所述最上层的填充结构的牺牲层上方的沟槽侧壁形成顶层内侧墙；

至少去除所述最上层的填充结构的介质层和牺牲层，以暴露出沟槽侧壁部分半导体衬底表面；

采用与所述半导体衬底的导电类型相反的导电类型离子，对所述暴露出的沟槽侧壁部分半导体衬底表面进行掺杂；

去除所述顶层内侧墙以及暴露出的沟槽内侧墙，所述暴露出的沟槽内侧墙为去除所述介质层和牺牲层而暴露出的沟槽内侧墙；

在所述沟槽的侧壁和底部形成隧穿氧化层，并在所述沟槽中的隧穿氧化层表面上形成至少一层浮栅层，相邻浮栅层之间形成有隔离氧化层；

刻蚀所述浮栅层和隔离氧化层，将所述沟槽中的浮栅层分割开，以形成控制栅沟槽；

在所述控制栅沟槽中依次形成栅隔离层和控制栅层。

进一步的，提供的所述半导体衬底为体硅衬底、绝缘体上硅衬底、锗衬底、锗硅衬底、绝缘体上锗衬底或具有半导体外延层的衬底。

进一步的，刻蚀半导体衬底以形成所述沟槽的过程包括：

在所述半导体衬底上依次形成衬垫氧化层、硬掩膜层以及图形化光刻胶；

以所述图形化光刻胶为掩膜，依次刻蚀所述硬掩膜层、衬垫氧化层以及半导体衬底，形成所述沟槽。

进一步的，采用干法刻蚀工艺刻蚀所述半导体衬底以形成所述沟槽。

进一步的，所述第一氧化层的形成的过程包括：

在所述半导体衬底以及所述沟槽表面沉积氧化物，直至所述氧化物填满所述沟槽；

回刻蚀所述氧化物至所述一定厚度，以形成所述第一氧化层。

进一步的，每个所述填充结构的形成过程包括：

在所述沟槽中沉积侧墙材料，并刻蚀所述侧墙材料形成所述填充结构的沟槽内侧墙；

在包含所述沟槽内侧墙的沟槽中填满介质层，并回刻蚀所述介质层至需要的厚度；

去除所述介质层上方的所述沟槽内侧墙；

在所述沟槽中填满牺牲层，并回刻蚀所述牺牲层至需要的厚度，以形成所述填充结构。

进一步的，所述牺牲层和所述介质层的回刻蚀均为湿法刻蚀工艺。

进一步的，所述介质层和所述牺牲层的材质相同，且与所述沟槽内侧墙的材质不同。

进一步的，所述介质层和所述牺牲层的材质均为氧化物，所述沟槽内侧墙为氮化物。

进一步的，采用干法刻蚀工艺刻蚀所述侧墙材料形成所述填充结构的沟槽内侧墙。

进一步的，所有的所述填充结构完全相同。

进一步的，所有的所述填充结构的沟槽内侧墙的厚度完全相同。

进一步的，相邻两个所述填充结构的介质层厚度相同或者牺牲层厚度相同。

进一步的，至少去除所述最上层的填充结构的介质层和牺牲层时，还去除暴露出的填充结构的部分厚度的牺牲层。

进一步的，采用扩散的方式对所述暴露出的沟槽侧壁部分半导体衬底表面进行掺杂。

进一步的，刻蚀所述浮栅层和隔离氧化层，以形成所述控制栅沟槽的过程包括：

刻蚀所述浮栅层和隔离氧化层之前，所述沟槽两侧的半导体衬底表面上形成有硬掩膜层，所述硬掩膜层具有对准所述沟槽的开口；

在所述开口中形成硬掩膜层侧墙；

以所述硬掩膜层及所述硬掩膜层侧墙为掩膜，刻蚀所述浮栅层和隔离氧化层，将所述沟槽中的浮栅层分割开，以形成控制栅沟槽。

进一步的，所述硬掩膜层的材质为氮化物，所述硬掩膜层侧墙的材质为氧化物。

进一步的，在所述沟槽中的隧穿氧化层表面上形成的浮栅层的层数与所述沟槽的每侧侧壁上的所述掺杂的区域数目相同。

进一步的，最上层浮栅层的上表面与所述沟槽的顶部齐平。

进一步的，采用干法蚀刻工艺刻蚀所述浮栅层和隔离氧化层，以将所述浮栅层分割开。

进一步的，在形成所述控制栅沟槽之后，回刻蚀所述控制栅沟槽侧壁的浮栅层至需要的厚度。

进一步的，在形成所述栅隔离层和控制栅层之后，对所述控制栅层两侧的半导体衬底表面进行源漏区离子注入，以形成源区和漏区。

本发明还提供一种垂直沟道型浮栅闪存，包括：

半导体衬底，具有沟槽；

源区和漏区，位于所述沟槽两侧的半导体衬底表面中；

多个掺杂区，位于所述源区和漏区下方的半导体衬底中,并对称分布于所述沟槽两侧，且所述掺杂区的导电类型与所述半导体衬底的导电类型相反；

控制栅以及多个浮栅，均位于所述沟槽中，且所述多个浮栅对称分布在所述控制栅两侧，并与相应的所述掺杂区相对应，所述控制栅同侧的相邻两层浮栅之间有隔离氧化层，各个浮栅与所述沟槽的内表面之间有隧穿氧化层，所述控制栅与各个浮栅之间有栅隔离层。

进一步的，所述隧穿氧化层与所述沟槽的底部之间还有第一氧化层。

进一步的，所述隧穿氧化层与沟槽底部之间还有至少一个填充结构，每个填充结构包括覆盖所述沟槽内侧壁一定高度的沟槽内侧墙、填充在所述沟槽内侧墙之间并与所述沟槽内侧墙等高的介质层、以及覆盖所述沟槽内侧墙和介质层上表面的牺牲层。

进一步的，所述介质层和牺牲层的材质均相对所述沟槽内侧墙的材质具有刻蚀选择比，能够相对沟槽内侧墙选择性刻蚀去除。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的垂直沟道型浮栅闪存的制造方法，是从工艺整合的角度考量，优化了工艺顺序，通过将水平沟道结构的浮栅型闪存改为垂直沟道结构的浮栅型闪存，降低工艺成本的同时，增大了闪存的存储密度。

2、本发明的垂直沟道型浮栅闪存，由于其半导体衬底的单个沟槽中形成有一个控制栅和多个浮栅，因此能在单个沟槽内实现多个位(bit)的存储，存储密度大大提高。

附图说明

图1是现有技术中一种典型的浮栅型闪存的剖面结构示意图；

图2是本发明的垂直沟道型闪存的制造方法流程图；

图3A至图3K是图2所示制造方法流程中的器件剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

请参考图2，本发明提供一种垂直沟道型浮栅闪存的制造方法，包括以下步骤：

S200，提供半导体衬底，刻蚀半导体衬底以在所述半导体衬底中形成沟槽；

S201，在所述沟槽中的底部形成一定厚度的第一氧化层；

S202，在所述第一氧化层上从下往上依次在所述沟槽中形成多个填充结构，每个填充结构包括一定高度的沟槽内侧墙、填充在所述沟槽内侧墙之间并与所述沟槽内侧墙等高的介质层、以及覆盖所述沟槽内侧墙和介质层上表面的牺牲层，且最上层的填充结构的牺牲层的上表面低于所述沟槽顶端；

S203，在所述最上层的填充结构的牺牲层上方的沟槽侧壁形成顶层内侧墙；

S204，至少去除所述最上层的填充结构的介质层和牺牲层，以暴露出沟槽侧壁部分半导体衬底表面；

S205，采用与所述半导体衬底的导电类型相反的导电类型离子，对所述暴露出的沟槽侧壁部分半导体衬底表面进行掺杂；

S206，去除所述顶层内侧墙以及暴露出的沟槽内侧墙，所述暴露出的沟槽内侧墙为去除所述介质层和牺牲层而暴露出的沟槽内侧墙；

S207，在所述沟槽的侧壁和底部形成隧穿氧化层，并在所述沟槽中的隧穿氧化层表面上形成至少一层浮栅层，相邻浮栅层之间形成有隔离氧化层；

S208，刻蚀所述浮栅层和隔离氧化层，将所述沟槽中的浮栅层分割开，形成控制栅沟槽；

S209，在所述控制栅沟槽中依次形成栅隔离层和控制栅层。

请参考图3A，在步骤S200中，提供的半导体衬底300可以是半导体领域技术人员熟知的各种半导体材料，包括单晶或者多晶结构的硅或硅锗(SiGe)，还可以是含有掺杂离子例如N型或者P型掺杂的硅或者硅锗，也可以包括化合物半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、锑化镓、氮化镓、氮化铝，氮化铟合金半导体或其组合；也可以是绝缘体上硅(SOI)；也可以是应变硅、应力硅锗或者其他应变材料。所述半导体衬底可以是空白的半导体材料衬底，也可以是已经形成各种半导体结构、器件以及线路的半导体衬底。优选的，所述半导体衬底300为具有半导体外延层的衬底，例如具有P型基底及P型外延层的衬底，基底中可以形成各种半导体结构、器件以及线路，而半导体外延层用来制作垂直沟道型浮栅闪存。步骤S200的具体过程包括：首先，在所述半导体衬底300上依次形成衬垫氧化层(未图示)、硬掩膜层302、抗反射层(BARC，未图示)以及图形化光刻胶(未图示)，衬垫氧化层(未图示)和硬掩膜层302可以通过化学气相沉积工艺形成，抗反射层可以防止底层反射光对光刻图形的影响，可以通过旋转涂覆工艺形成，图形化光刻胶的图形定义了用于形成后续浮栅层的沟槽的位置，具体通过旋涂光刻胶于所述抗反射层上，通过曝光显影等光刻工艺将定义沟槽(也可以说是浮栅)的图形从掩膜版上转移到光刻胶上，形成图形化光刻胶，此时抗反射层通过干涉效应消除底层的反射光对形成光刻胶图形的轮廓的影响；接着，以所述图形化光刻胶为掩膜，刻蚀所述硬掩膜层302，以将图形化光刻胶上的图形转移到硬掩膜层302上，然后去除图形化光刻胶以及抗反射层；然后，以硬掩膜层302为掩膜和阻挡层，采用干法刻蚀工艺刻蚀未被硬掩膜层302覆盖的衬垫氧化层以及半导体衬底300，刻蚀停止在所述半导体衬底300的以一定深度中，从而形成垂直于半导体衬底300表面且平行分布的多条沟槽301，每条沟槽301的深度取决于后续沟槽侧壁的半导体衬底300的掺杂深度或者浮栅层的深度，以硬掩膜层作为掩膜刻蚀半导体衬底300以形成沟槽301时，能够增加分辨率，并使得形成的沟槽301的侧壁轮廓较直，后续会用作垂直沟道；之后，可以去除所述硬掩膜层302和衬垫氧化层，也可以暂时保留所述硬掩膜层302和衬垫氧化层，以用于后续半导体衬底00表面的保护层。

请继续参考图3A，在步骤S201中，首先，采用化学气相沉积工艺在所述半导体衬底300以及所述沟槽301表面沉积氧化物，直至所述氧化物填满所述沟槽301；然后，可以先通过化学机研磨(CMP)使得沟槽301中填充的氧化物顶部低于半导体衬底300表面，接着回刻蚀所述沟槽301中的氧化物，使得氧化物覆盖沟槽301底部一定厚度，以形成第一氧化层303。之后，可以去除所述硬掩膜层302及衬垫氧化层，也可以继续保留所述硬掩膜层302及衬垫氧化层。

请参考图3B至3E，步骤S202的目的是在沟槽301中堆叠多个填充结构，且最上层的填充结构的上表面低于所述沟槽301顶端，为后续沟槽301侧壁的半导体衬底300掺杂以及浮栅的形成奠定基础。填充结构的个数取决于沟槽301的深度、后续沟槽301侧壁的半导体衬底的掺杂区域数目以及浮栅层的数目。每个填充结构包括一定高度的沟槽内侧墙(如图3E中的304、307)、填充在所述沟槽内侧墙之间并与所述沟槽内侧墙等高的介质层(如图3E中的305、308)、以及覆盖所述沟槽内侧墙和介质层上表面的牺牲层(如图3E中的306、309)，且最上层的填充结构的牺牲层(如图3E中的309)的上表面低于所述沟槽301的顶端。其中，介质层和牺牲层相对沟槽内侧墙具有刻蚀选择比，能够相对沟槽内侧墙而选择性刻蚀去除，可以是氧化硅、氮化硅或氮氧化硅，例如所述介质层和所述牺牲层的材质均为氧化物，所述沟槽内侧墙为氮化物，或者所述介质层和所述牺牲层的材质均为氮化物，所述沟槽内侧墙为氧化物。优选的，所有填充结构的沟槽内侧墙厚度相同，从而可以保证后续沟槽侧壁的半导体衬底的掺杂效果以及沟槽内侧墙去除的效果。每个填充结构的形成过程包括：首先，在所述沟槽301中沉积侧墙材料，并刻蚀所述侧墙材料形成所述填充结构的沟槽内侧墙；然后，在包含所述沟槽内侧墙的沟槽301中填满介质层，并回刻蚀所述介质层至需要的厚度；接着，去除所述介质层上方的所述沟槽内侧墙；之后，在所述沟槽301中填满牺牲层，并回刻蚀所述牺牲层至需要的厚度，以形成所述填充结构。沟槽301中堆叠多个填充结构时，所有的填充结构可以完全相同，也可以不完全相同(例如介质层和牺牲层的材质均相同，但介质层或牺牲层的厚度不同；或者，介质层或牺牲层的厚度相同，但材质不同)，还可以完全不同，优选地，所有的填充结构完全相同，从而可以按照相同的工艺配方来形成每个填充结构，降低工艺难度。

下面以在沟槽301中依次堆叠两个填充结构为例，来详细说明步骤S202的过程，具体如下：

首先，请参考图3B，在所述沟槽301中沉积氮化硅，并用干法蚀刻形成氮化硅侧墙，此时氮化硅侧墙覆盖第一氧化层303上方的沟槽301的整个侧壁；

然后，请参考图3C，在硬掩膜层302以及氮化硅侧墙上沉积氧化物，直至将沟槽301填满，并采用湿法刻蚀工艺将沟槽301中的氧化物回刻蚀至需要的厚度，形成第一个填充结构的介质层305；

接着，请参考图3D，采用热磷酸湿法刻蚀工艺或者干法刻蚀工艺，去除沟槽301中未被介质层305覆盖的区域侧壁上的氮化硅侧墙，此时在第一氧化层303上形成第一个填充结构的沟槽内侧墙304，沟槽内侧墙304与介质层305等高；

之后，请继续参考图3D，在硬掩膜层302、介质层305以及沟槽内侧墙304的表面上沉积氧化物，直至将沟槽301填满，再采用湿法刻蚀工艺将沟槽301中的氧化物回刻蚀至需要的厚度，形成第一个填充结构的牺牲层306，至此沟槽301中的第一个填充结构完成；

接着，请参考图3E，在硬掩膜层302、沟槽301以及第一个填充结构表面沉积氮化硅，并用干法刻蚀工艺刻蚀所述氮化硅，进而在沟槽301中的第一个填充结构的牺牲层306上方形成氮化硅侧墙，此时该氮化硅侧墙覆盖第一填充结构上方的沟槽301的整个侧壁；

然后，请继续参考图3E，在硬掩膜层302、牺牲层306以及沟槽内侧墙307表面沉积氧化物，直至将沟槽301填满，再将此次沟槽301中沉积的氧化物回刻到需要的厚度，形成第二个填充结构的介质层308；

接着，请继续参考图3E，采用热磷酸湿法刻蚀工艺或者干法刻蚀工艺，去除沟槽301中未被介质层308覆盖的区域侧壁上的氮化硅侧墙，此时在第一填充结构上形成第二个填充结构的沟槽内侧墙307，沟槽内侧墙307与介质层308等高；

之后，请继续参考图3E，在硬掩膜层302、介质层308以及沟槽内侧墙307的表面上沉积氧化物，直至将沟槽301填满，再将沟槽301中的氧化物回刻蚀至需要的厚度，形成第二个填充结构的牺牲层309，至此沟槽301中的第二个填充结构完成，且第二个填充结构的顶部低于沟槽301的顶端，即牺牲层309的上表面低于半导体衬底300的上表面。

请继续参考图3E，在步骤S203中，在硬掩膜层302、最上层的填充结构以及沟槽301侧壁继续沉积侧墙材料，并刻蚀所述侧墙材料，以在最上层的填充结构上方的沟槽301侧壁形成顶层内侧墙310。本实施例中，顶层内侧墙310的顶部与硬掩膜层302齐平，其材料和厚度可以与最上层的填充结构的沟槽内侧墙307的材料和厚度相同。具体地，各个填充结构的沟槽内侧墙和顶层内侧墙的材料可以为氮化硅，刻蚀工艺可以为反应离子刻蚀工艺。

请参考图3F，在步骤S204中，至少去除所述最上层的填充结构的介质层和牺牲层，以暴露出沟槽301侧壁的部分半导体衬底，例如所述去除的深度使得紧挨最上层的填充结构的次顶层填充结构的介质层和牺牲层也被去除；再例如所述去除的深度使得其他填充结构的介质层和牺牲层被去除，而仅保留最底层的填充结构的一定厚度的介质层。当所有填充结构的牺牲层和介质层为相同材质时，可以采用一道回刻蚀工艺将沟槽301中的牺牲层和介质层刻蚀到需要的厚度。本实施例中，完全去除了沟槽301中最顶层的填充结构(即第二个填充结构)的牺牲层309和介质层308，同时去除了底层的填充结构(即第一个填充结构)的牺牲层306和部分厚度的介质层305，由此使得沟槽301的每侧侧壁均有两个暴露出半导体衬底300表面的区域。本实施例中，所有填充结构的牺牲层和介质层均为氧化硅，可以采用一道氧化硅湿法腐蚀工艺，以将沟槽301中填充的氧化硅回刻蚀到需要的厚度，从而在沟槽301的侧壁暴露出需要的半导体衬底300的表面。

请参考图3G，在步骤S205中，可以采用扩散掺杂的方式对沟槽301侧壁暴露出的半导体衬底进行反型离子掺杂，形成多个掺杂区311，具体可以分为两步：预扩散，在惰性气体氛围下，在各个掺杂区域表面扩入总量一定的杂质；再扩散，在氧气氛围或者惰性气体氛围下，使杂质在掺杂区域具有一定的表面浓度和结深。其中扩散掺杂的工艺参数取决于器件的性能要求。本实施例中，半导体衬底300为P型时，掺杂离子为N型。

请参考图3H，在步骤S206中，可以采用湿法腐蚀工艺去除顶层内侧墙以及各个填充结构的沟槽内侧墙。当顶层内侧墙以及各个填充结构的沟槽内侧墙均为氮化硅时，本步骤可以采用热磷酸腐蚀工艺来实现。

请参考图3I，在步骤S207中，首先，可以采用化学气相沉积工艺，在所述沟槽301中形成一定厚度的隧穿氧化层312，隧穿氧化层312覆盖沟槽301的侧壁和底部表面，可以是氧化物单层结构，也可以是氧化物(O)-氮化物(N)-氧化物(O)复合层结构；然后采用多晶硅化学气相沉积工艺在所述隧穿氧化层312的沟槽中沉积至少一层浮栅层313，形成的浮栅层313的层数与掺杂区311的数目相同。当有多层浮栅层313时，相邻浮栅层313之间还沉积隔离氧化层314，最顶层的浮栅层313的上表面低于半导体衬底300的上表面。本实施例中形成了两层浮栅层313，两层浮栅层313之间有隔离氧化层314进行电隔离。

在步骤S208中，请参考图3I，当半导体衬底300表面上还保留有硬掩膜层302时，可以直接采用侧墙工艺在硬掩膜层302的开口中形成硬掩膜层侧墙315；当半导体衬底300表面上没有任何阻挡保护层时，先在半导体衬底300表面形成硬掩膜层，并刻蚀所述硬掩膜层，以形成对准所述沟槽301的开口；然后采用侧墙工艺在硬掩膜层302的开口中形成硬掩膜层侧墙315。硬掩膜层侧墙315的材质与硬掩膜层的材质不同，以在后续过程中能够选择性刻蚀去除，例如该硬掩膜层的材质为氮化物，所述硬掩膜层侧墙315为氧化物，或者改硬掩膜层的材质为氧化物，所述硬掩膜层侧墙为氮化物。硬掩膜层侧墙315的宽度取决于后续形成的浮栅的宽度。然后以硬掩膜层和硬掩膜层侧墙315为掩膜，采用干法刻蚀工艺刻蚀浮栅层313和隔离氧化层314，将浮栅层叠层结构分隔开，形成控制栅沟槽301a。此时，一层水平延伸的浮栅层313倍分割成两个浮栅，相当于分栅式结构，这种浮栅一分为二的方式，在纵向方向上增加了浮栅的数量，且在水平方向上减小了单个存储单元的面积，显然可以大大增加后续制得的闪存的存储密度。

请参考图3K，通过控制栅工艺在控制栅沟槽中形成控制栅层317以及浮栅层313与控制栅层317之间的栅隔离层318，栅隔离层318可以是氧化物单层结构，也可以是氧化物(O)-氮化物(N)-氧化物(O)复合层结构。在形成栅隔离层318之前，还以对浮栅层313的侧壁进行回刻蚀，以将浮栅层313回刻蚀至需要的厚度。

之后，可以通过化学机械平坦化工艺去除半导体衬底300表面的硬掩膜层302及衬垫氧化层等，并对控制栅层317两侧的半导体衬底300进行源漏区离子注入，以形成源区和漏区，之后在所述半导体衬底300以及隧穿氧化层312、浮栅层313、栅隔离层318以及控制栅层317表面形成氧化层，最终制得需要的闪存器件。此时其沟道不再是图1中所示的源区101a和漏区101b之间的水平沟道，而是还包括浮栅层313侧面的竖直半导体衬底部分，即垂直沟道。

本发明的垂直沟道型浮栅闪存的制造方法，利用沟槽中的填充结构作为牺牲结构，从而可以沟槽侧壁形成多个掺杂区以用作沟道，并将在沟槽中沉积的至少一层浮栅层一分为二，从而将原来水平沟道的浮栅闪存改为垂直沟道的浮栅闪存，进而得以增大存储密度，同时工艺顺序得到优化，工艺成本得到降低。

本发明还提供一种采用上述方法制造的垂直沟道型浮栅闪存，包括：

半导体衬底300，具有沟槽；

源区320a和漏区320b，位于所述沟槽两侧的半导体衬底300表面中；

多个掺杂区311，位于所述源区320a和漏区320b下方的半导体衬底300中,并对称分布于所述沟槽两侧，且所述掺杂区311的导电类型与所述半导体衬底300的导电类型相反；

控制栅317以及多个浮栅313，均位于所述沟槽中，且所述多个浮栅313对称分布在所述控制栅317两侧，且与相应的所述掺杂区311相对应，所述控制栅317同侧的多层浮栅313之间有隔离氧化层314，各个浮栅313与沟槽内表面之间有隧穿氧化层312，控制栅318与各个浮栅313之间有栅隔离层318。

进一步的，所述隧穿氧化层312与所述沟槽底部之间还有第一氧化层303。

在本发明的其他实施例中，隧穿氧化层312与沟槽底部之间还有至少一个填充结构，每个填充结构包括一定高度的沟槽内侧墙(如图3E中的304、307)、填充在所述沟槽内侧墙之间并与所述沟槽内侧墙等高的介质层(如图3E中的305、308)、以及覆盖所述沟槽内侧墙和介质层上表面的牺牲层(如图3E中的306、309)。所述介质层和牺牲层的材质均相对所述沟槽内侧墙的材质具有刻蚀选择比，能够相对沟槽内侧墙选择性刻蚀去除，例如，所述介质层和所述牺牲层的材质均为氧化物，所述沟槽内侧墙为氮化物，或者所述介质层和所述牺牲层的材质均为氮化物，所述沟槽内侧墙为氧化物。

在上述的本发明的垂直沟道型浮栅闪存中,当在其漏区320b加高压时,会在漏区320b产生热载流子，然后利用控制栅317的正压将这些热载流子拉入各个浮栅313，从而实现闪存的写入；当在控制栅317加较高的负压时,各个浮栅313中的电子将被推出，从而实现闪存的擦除功能。由于该闪存的单个沟槽中有多个浮栅，因此能在单个沟槽内实现多个位(bit)的存储。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。