半导体装置、片上系统、移动装置和半导体系统的制作方法

技术领域

本发明构思涉及半导体装置。更具体地，本发明构思涉及具有导电带(即，电源轨)的半导体装置，其中，电压源通过该导电带连接到装置的电子元件。

背景技术：

诸如存储器装置、集成电路、智能手机或平板个人计算机(PC)的电子装置包括电源轨，由电压源提供的操作电压沿电源轨分别供应到电子装置的电子元件(例如，晶体管、存储器单元和触发器)。操作电压的稳定供应对于电子装置的可靠性是必不可少的。具体地，电子元件的操作电压的瞬时下降可能造成电子元件发生故障。电压降指由电压源供应到电子电路的能量因电路的无源元件而减少的量。

当电压源通过诸如由电源轨提供的公共导电路径连接到电路的有源元件或“电子”元件时，供应到电子元件中的沿导电路径相对靠近电压源的电子元件的电压(第一电压)大于供应到电子元件中的沿导电路径离电压源较远的另一电子元件的电压(第二电压)。因此，在从电压源输出的电压突然变化的情况下，即，在电压降的情况下，第二电压的变化可以大于第一电压的变化。

因此，电子装置的电路的通过电源轨连接到电源并沿由电源轨提供的导电路径相对地远离电压源的电子元件可能易于出现故障，或者至少可能比电路的靠近电压源的其它电子元件更易于出现故障。

技术实现要素：

根据本发明构思的一方面，提供了一种包括半导体基底与一个在另一个上地设置在半导体基底上的多个金属层的半导体装置，其中，金属层中的至少一个金属层中的每个包括：多条第一电源轨，专用于连接到第一电压并且所述多条第一电源轨中的每条第一电源轨沿第一方向纵向延伸；多条第二电源轨，专用于连接到第二电压并且所述多条第二电源轨中的每条第二电源轨沿第一方向纵向延伸；以及第一导体，在第一电源轨的第一端处分别与第一电源轨中的每条第一电源轨成为一体，并且在第二方向上跨越第一电源轨。

根据本发明构思的另一方面，提供了包括处理器和连接到处理器的硬件组件的片上系统。处理器和硬件组件中的至少一个元件包括半导体基底和设置在半导体基底上方的多个金属层。多个金属层之中的第一金属层包括：多条第一电源轨，沿第一方向延伸并提供第一电压；多条第二电源轨，沿第一方向延伸并提供第二电压；以及第一导体，结合到第一电源轨中的每条第一电源轨的一端并且沿第二方向延伸。

根据本发明构思的另一方面，提供了包括处理器、被构造为与处理器进行通信的存储器以及被构造为与处理器进行通信的硬件组件的移动装置。处理器、存储器和硬件组件之中的至少一个元件包括半导体基底和设置在半导体基底上方的多个金属层。多个金属层之中的第一金属层包括：多条第一电源轨，沿第一方向延伸并提供第一电压；多条第二电源轨，沿第一方向延伸并提供第二电压；以及第一导体，结合到第一电源轨中的每条第一电源轨的一端并且沿第二方向延伸。

根据本发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括：半导体基底；有源电子元件，以在均与半导体基底的上表面平行的第一方向和第二方向上成阵列的方式设置在半导体基底的上部处；多条第一电源轨，所述多条第一电源轨中的每条穿过有源电子元件的阵列而沿第一方向纵向延伸；多条第二电源轨，所述多条第二电源轨中的每条穿过有源电子元件的阵列而沿第一方向纵向延伸；导体，在第一电源轨的第一端处分别与第一电源轨中的每条成为一体；第三电源轨，设置在第一电源轨上方并在第二方向上穿过第一电源轨延伸；第一组通孔，将第三电源轨电连接到第一电源轨。有源电子元件在第三电源轨与导体之间在沿第一方向定位处均电连接到第一电源轨中的相应的第一电源轨与第二电源轨中的相应的第二电源轨。

根据本发明构思的另一方面，提供了一种半导体系统，所述半导体系统包括：半导体基底；有源电子元件，以在均与半导体基底的上表面平行的第一方向和第二方向上成阵列的方式设置在半导体基底的第一区的上部处；硬宏元，设置在半导体基底的第二区的上部；金属层，设置在半导体基底上的均在逻辑栅极和硬宏元的水平面上方的多个不同水平面处；第一组通孔以及第二组通孔。金属层中的第一金属层包括均穿过有源电子元件的阵列沿第一方向纵向延伸的多条第一电源轨、均穿过有源电子元件的阵列沿第一方向纵向延伸的多条第二电源轨以及在第一电源轨的第一端处分别与第一电源轨中的每条第一电源轨成为一体的导体。金属层中的另一层金属层设置在第一金属层上方并包括在第二方向上穿过第一电源轨延伸的第三电源轨以及在第二方向上穿过第二电源轨延伸的第四电源轨。第一组通孔将第三电源轨电连接到第一电源轨。第二组通孔将第四电源轨电连接到第二电源轨。有源电子元件的阵列沿第一方向定位在第三电源轨与导体之间，有源电子元件中的每个电连接到第一电源轨中的相应的第一电源轨和第二电源轨中的相应的第二电源轨。

附图说明

图1是半导体装置的元件的剖视图；

图2A是根据本发明构思的图1中示出的类型的半导体装置的一个示例中的第一金属层和上金属层的部分的平面图；

图2B是图2A中示出的第一金属层和上金属层的部分的透视图；

图3是根据本发明构思的图1中示出的类型的半导体装置的另一个示例中的第一金属层和上金属层的部分的平面图；

图4是根据本发明构思的使用掩模形成金属层的一个示例的步骤的概念图；

图5是根据本发明构思的使用掩模形成金属层的另一个示例的步骤的概念图；

图6是包括根据本发明构思的半导体装置的电子系统的示例的框图；

图7是包括根据本发明构思的半导体装置的电子系统的另一个示例的框图。

具体实施方式

参照图1，半导体装置100可以包括半导体基底110以及一个在另一个上地设置在半导体基底110上的多个金属互连。例如，半导体装置100可以具有在半导体基底110上的一个在另一个上地设置的第一金属互连M1至第六金属互连M6。金属互连M1至M6占用半导体装置100中的彼此不同的水平面。此外，金属互连M1至M6可以在竖直方向上(通过诸如层间介电层的绝缘材料)彼此均匀地分隔开，但是本发明构思不限于这样的特征。如稍后将详细地描述的，金属互连M1至M6均可以使电源电压和地电压电连接到半导体装置100的有源电子组件。金属互连M1至M6可以分别是金属层120至160。

半导体装置100也可以包括多组通孔。例如，第一通孔VIA1可以连接第一金属互连M1或者第一金属层120与第二金属互连M2或者第二金属层130。第二通孔VIA2可以连接第二金属互连M2或者第二金属层130与第三金属互连M3或者第三金属层140。第三通孔VIA3可以连接第三金属互连M3或者第三金属层140与第四金属互连M4或者第四金属层150。第四通孔VIA4可以连接第四金属互连M4或者第四金属层150与第五金属互连M5或者第五金属层160。第五通孔VIA5可以连接第五金属互连M5或者第五金属层160与第六金属互连M6或者第六金属层170。通孔VIA0可以连接多个杂质区与第一金属互连M1或者第一金属层120和/或可以连接晶体管的栅极(栅电极)与第一金属互连M1或第一金属层120。

为了简单起见，将在下面详细的描述中使用其中金属互连M1至M6分别是金属层120至160的示例。

尽管图1中示出了六个金属层120至170以及六组通孔VIA，但是半导体装置100可以具有其它数目的金属层和对应组的通孔VIA。

半导体基底110在该示例中是硅基底。它可以是P型基底或N型基底。在本示例中，即，出于仅说明和描述的目的，半导体基底110是如图1中示出的P型基底。

多个有源区111和113可以形成在半导体基底110内。有源区111和113中的每个可以包括至少一个p+区和/或至少一个n+杂质区。更具体地，有源区111和113中的每个可以包括多个n+杂质区或者多个p+杂质区。这些杂质区可以构成至少一个晶体管。即，杂质区可以均包括至少一个漏区和至少一个源区。半导体装置100也可以包括晶体管的栅极、多晶硅层和金属接触件。因此，至少一个存储单元可以设置在有源区111和113中的每个有源区处。存储单元可以是易失性或非易失性存储单元。

就易失性存储单元来说，易失性存储单元可以是随机存取存储器(RAM)、动态RAM(DRAM)、静态RAM(SRAM)、晶闸管RAM(T-RAM)、零电容器RAM(Z-RAM)或双晶体管RAM(TTRAM)中的一种/多种，但是不限于此。就非易失性存储单元来说，非易失性存储单元可以是只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、闪存(例如，NAND型闪存或NOR型闪存)、磁性RAM(MRAM)、自旋转移矩MRAM，铁电RAM(FeRAM)、相变RAM(PRAM)或电阻性的RAM(RRAM)中的一种/多种，但不限于此。

因此，半导体装置100可以是采用智能卡的类型的NAND型闪存、安全数字(SD)卡、微SD卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、嵌入式多芯片封装(eMCP)、完美页面NAND(PPN)、通用闪存(UFS)、固态硬盘(SSD)或嵌入式SSD。

在图1中示出的类型的一些半导体装置100中，有源区111和113中的每个具有形成或构成硬宏元(hard macro)的多个杂质区(诸如p+区和n+区)。硬宏元可以由一个或更多个硬件组件组成。上面提到的易失性存储器或非易失性存储器可以是硬宏元的示例，但是本发明构思不限于这样的示例。硬宏元也可以实现逻辑栅极，即，在执行布尔(Boolean)函数中使用的物理元件。

硬件组件可以是知识产权(IP)。这里，术语“硬件组件”或“IP”指可在集成电路(IC)、片上系统(SoC)或应用处理器(AP)中使用的功能块。

IP(或功能块)可以是中央处理单元(CPU)、处理器、多核处理器的核、存储器装置、通用串行总线(USB)、外围组件互连(PCI)、数字信号处理器(DSP)、有线接口、无线接口、控制器、硬件编解码器、视频模块(诸如照相机接口、联合图像专家组(JPEG)处理器、视频处理器或混频器等)、三维(3D)图形核、音频系统、缓冲器或驱动器。如这里使用的术语“功能块”指具有独特特征的电路或硬件模块。

另外，硬宏元可以是模数转换器(ADC)和/或数模转换器(DAC)。硬宏元也可以是标准单元。标准单元可以是用于提供布尔逻辑函数(例如，AND、OR、NAND、XOR、XNOR或反相器)的互连结构和晶体管结构的组。

图2A和图2B示出包括例如第一金属层120-1的第一金属互连与上金属层Mi的示例的根据本发明构思的半导体装置的示例。在由图1以及图2A和图2B示出的本发明构思的示例中，图1中示出的金属层120至160中的一个或更多个可以具有与图2A和图2B中示出的第一金属层120-1的结构相似的结构。

第一金属互连(例如，第一金属层120-1)可以包括多条第一电源轨121-1至121-n(其中，“n”是至少为4的自然数)、多条第二电源轨123-1至123-3以及第一导体127-1。在其中第一金属互连是金属层(即，第一金属层120-1)的情况下，第一电源轨121-1至121-n、第二电源轨123-1至123-3以及第一导体127-1彼此接触。此外，第一金属层120-1、第一电源轨121-1至121-n、第二电源轨123-1至123-3以及第一导体127-1可以位于共同的(水平)平面中。在这方面，术语“平面”指具有均匀厚度的层。具体地，第一电源轨121-1至121-n、第二电源轨123-1至123-3以及第一导体127-1在该示例中具有共面的上表面和共面的下表面。在下面，所有的金属互连将分别被描述为金属层。

硬宏元115以及多个逻辑栅极125-1至125-5可以设置在半导体基底110的上部。例如，硬宏元115的至少一部分可以设置在图1中示出的装置100中的第一有源区111的上部处，逻辑栅极125-1至125-5中的每个逻辑栅极的至少一部分可以设置在第二有源区113的上部处。此外，硬宏元115可以设置在第一金属层120-1的第一导体127-1的一侧，但是本发明构思不限于此。

第一电源轨121-1至121-n中的每条第一电源轨可以沿第一水平方向(附图中的X轴方向)延伸并且可以传输第一电压SV1。第二电源轨123-1至123-3中的每条第二电源轨可以沿第一方向(即，X轴方向)延伸并且可以传输第二电压SV2。第一电源轨121-1至121-n可以在第二方向(图中的Y轴方向)上彼此分隔开规则的间隔，但是本发明构思不限于此。第二电源轨123-1至123-3也可以在第二水平方向上彼此分隔开规则的间隔，但是本发明构思不限于此。

第一电压SV1可以是电源电压VDD和地电压VSS中的一个，第二电压SV2可以是操作电压VDD和地电压VSS中的另一个。电源电压仅指大于地电压的电压。

此外，在上面的描述中，术语“轨”指导电材料中的任意一条带，因此可以包括通常被称为丝(trace)、带或线等的类型的任意导体。导电材料可以是金属，例如，Cu、Ag、Au、Al或W，但是本发明构思不限于这些示例。

第一导体127-1可以在第一电源轨121-1至121-n的各个端部结合(或连接)到第一电源轨121-1至121-n中的每条第一电源轨并且可以沿第二方向(Y轴方向)延伸。第一导体127-1可以由例如Cu、Ag、Au、Al或W的金属形成，但是本发明构思不限于这些示例。第一方向(即，X轴方向)和第二方向(即，Y轴方向)可以彼此垂直。第一电源轨121-1至121-n以及第二电源轨123-1至123-3可以沿第二方向交替地设置。

如果如同在传统的金属层的情况下，第一金属层120不包括第一导体127-1，则在第一电源轨121-1至121-n中的每条第一电源轨的一端处(即，在图2中的左端)(即，在离上金属层Mi(i＝2到6)的电源轨191最远的一侧处)可能发生大的瞬时电压降(IVD)。在这种情况下，逻辑栅极125-1至125-5(尤其是逻辑栅极125-1、125-3和125-5)将易于发生故障。然而，根据本发明构思的这个示例，第一导体127-1在第一电源轨121-1至121-n的各个端部处结合(或连接)到第一电源轨121-1至121-n。因此，如上面所述的根据本发明构思的半导体装置不会遭受由于具有电源轨的传统的半导体装置中的IVD而形成的问题。

如标号明确指明的，上面提到且包括电源轨193(第三电源轨)的上金属层Mi可以是第二金属层130至第六金属层170中的任意一层。优选地，上金属层Mi是第三金属层140或第五金属层160。在任何情况下，上金属层Mi可以包括用于供应第一电压SV1的第三电源轨191以及用于供应第二电压SV2的第四电源轨193。第三电源轨191和第四电源轨193中的每条电源轨可以沿第二方向(即，Y轴方向)延伸。注意的是，在图2的示例中，为了简单起见，示出了上金属层Mi的仅第三电源轨191和第四电源轨193以及第一金属层120的仅第一电源轨121-1至121-n与第二电源轨123-1至123-3与第一导体127-1。

第一电源轨121-1至121-n可以通过通孔VIAVD与第三电源轨191连接。在其中第三电源轨191构成第三金属层140的示例中，通孔VIAVD可以包括每组通孔包括通孔VIA2中的一个和通孔VIA1中的一个的多组竖直排列的通孔(示出的示例中的四组)。第二电源轨123-1至123-3可以通过通孔VIAVS与第四电源轨193连接。同样的，在第四电源轨193构成第三金属层140的示例中，通孔VIAVS可以包括每组通孔也包括通孔VIA2中的一个和通孔VIA1中的一个的多组竖直排列的通孔(示出的示例中的三组)。

在一些示例中，多个金属(竖直)接触件129-1至129-10可以连接到第一金属层120。第一逻辑栅极125-1可以通过金属接触件129-1和129-2与电源轨121-1和123-1连接。第二逻辑栅极125-2可以通过金属接触件129-3和129-4与电源轨123-1和121-2连接。第三逻辑栅极125-3可以通过金属接触件129-5和129-6与电源轨121-2和123-2连接。第四逻辑栅极125-4可以通过金属接触件129-7和129-8与电源轨123-2和121-3连接。第五逻辑栅极125-5可以通过金属接触件129-9和129-10与电源轨121-3和123-3连接。因此，特定的逻辑栅极将被供应有电压SV1和SV2，其中，电压SV1和SV2用作逻辑栅极的连接到第一电源轨和第二电源轨中的各自的电源轨的部分处的操作电压。

图3是包括第一金属层120-2的示例的根据本发明构思的半导体装置的另一个示例的平面图(元件的布局图)。在由图1和图3示出的本发明构思的示例中，图1中示出的金属层120至160中的一个或更多个可以具有与图3中示出的第一金属层120-2的结构相似的结构。

第一金属层120-2可以包括第一电源轨121-1至121-n、第二电源轨123-1至123-3、第一导体127-1以及第二导体127-2。第一电源轨121-1至121-n、第二电源轨123-1至123-3、第一导体127-1以及第二导体127-2因此可以占据同一平面。第二导体127-2可以分别在第一电源轨121-1至121-n的第二端处结合到第一电源轨121-1至121-n(与第一电源轨121-1至121-n成为一体)，并且可以沿第二方向延伸。第二导体127-2可以由例如Cu、Ag、Au、Al或W的金属形成，但是本发明构思不限于这些示例。注意的是，在图3的示例中，为了简单起见，示出了上金属层Mi的仅第三电源轨191和第四电源轨193以及第一金属层120的仅第一电源轨121-1至121-n与第二电源轨123-1至123-3以及第一导体127-1和第二导体127-2。

在根据本发明构思的半导体装置的其它示例中，金属互连中的一个或更多个(例如，第一金属互连M1)可以包括如在图2中示出的示例中的在第一电源轨121-1至121-n的第一端处电连接第一电源轨121-1至121-n的第一导体127-1以及在第二电源轨123-1至123-3的(如在平面图中示出的远离电源轨191、193的)第一端处电连接第二电源轨123-1至123-3的导体。在根据本发明构思的半导体装置的又一示例中，金属互连中的一个或更多个(例如，第一金属互连M1)可以包括如在图3中示出的示例中的分别在第一电源轨121-1至121-n的第一端和第二端处电连接第一电源轨121-1至121-n的第一导体127-1和第二导体127-2，以及在第二电源轨123-1至123-3的(如在平面图中示出的远离电源轨191、193的)第一端处电连接第二电源轨123-1至123-3的导体。

图4示出根据本发明构思的使用掩模220A形成金属层的步骤。参照图1、图2和图4，半导体晶片200可以包括多个芯片210。当在芯片210中的每个芯片中形成特定的金属层时，第一电源轨121-1至121-n、第二电源轨123-1至123-3以及第一导体127-1可以使用掩模220A同时形成在作为金属层的一部分的每个芯片中。

图5示出根据本发明构思的使用掩模220B形成金属层的步骤。参照图1、图3和图5，半导体晶片200可以包括芯片210。当在芯片210中的每个芯片中形成特定的金属层时，第一电源轨121-1至121-n、第二电源轨123-1至123-3、第一导体127-1与第二导体127-2可以使用一个掩模220B同时形成在作为金属层的一部分的每个芯片中。

图6示出包括根据本发明构思的半导体装置的半导体系统300。

参照图1至图6，半导体系统300可以包括总线301、CPU 310以及多个硬件(H/W)组件320、330和340。H/W组件320、330和340中的至少一个可以由根据本发明构思的半导体装置构成，例如，参照图1至图3描述的半导体装置的示例中的任意一个。

例如，H/W组件320、330和340中的至少一个可以包括半导体基底110以及形成在半导体基底110上或上方的金属层120至170。金属层120至170中的一层可以包括沿第一方向延伸并提供第一电压SV1的第一电源轨121-1至121-n、沿第一方向延伸并提供第二电压SV2的第二电源轨123-1至123-3、以及结合到第一电源轨121-1至121-n中的每条的第一端(与所述第一端成为一体)并沿第二方向延伸的第一导体127-1。

在另一个示例中，H/W组件320、330和340中的所述至少一个也可以包括结合到第一电源轨121-1至121-n中的每条的第二端(与所述第二端成为一体)并沿第二方向延伸的第二导体127-2。

因此，半导体系统300可以实现为片上系统(SoC)。

图7也示出了包括根据本发明构思的半导体装置的半导体系统400的示例。

半导体系统400可以包括互连件401、多个H/W组件410、415、420、425、430、440、450、460、470和480、第一存储器(闪存)435、显示器445、第二存储器455和相机475。

半导体系统400可以构成台式个人计算机(PC)或移动装置的操作系统，其中，移动装置是例如膝上型计算机、蜂窝电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字静态照相机、数字视频照相机、便携式多媒体播放器(PMP)、个人导航装置或便携式导航装置(PND)、手持式游戏机、移动互联网装置(MID)、可穿戴式计算机、物联网(IoT)装置、万联网(IoE)装置、无人驾驶飞机或者电子书。

可以通过SoC、芯片组或半导体封装件来提供互连件401以及H/W组件410、415、420、425、430、440、450、460、470和480。半导体封装件可以是系统级封装件(SiP)或多芯片封装件，但不限于此。

H/W组件410、415、420、425、430、440、450、460、470和480中的至少一个可以包括半导体基底110以及形成在半导体基底110上或上方的金属层120至170。金属层120至170中的层可以包括沿第一方向延伸并传输第一电压SV1的第一电源轨121-1至121-n、沿第一方向延伸并传输第二电压SV2的第二电源轨123-1至123-3以及结合到第一电源轨121-1至121-n中的每个的一端并沿第二方向延伸的第一导体127-1。

如图3中示出的，H/W组件410、415、420、425、430、440、450、460、470和480中的所述至少一个也可以包括结合到第一电源轨121-1至121-n中的每条的另一端并沿第二方向延伸的第二导体127-2。

图6中示出的第一H/W组件320可以是H/W组件410、415、420、425、430、440、450、460、470和480中的一个。第二H/W组件330可以是H/W组件410、415、420、425、430、440、450、460、470和480中的另一个。第三H/W组件340可以是H/W组件410、415、420、425、430、440、450、460、470和480中的又一个。

CPU 410可以通过互连件401控制H/W组件410、415、420、425、430、440、450、460、470和480的操作。例如，互连件401可以实现为总线。

通信模块415可以控制在外部通信装置与半导体系统400之间传输的数据。通信模块415可以包括用于蓝牙通信的收发器415-1、用于Wi-Fi通信的收发器415-2以及接收全球定位系统(GPS)信号的GPS接收器415-3。通过通信模块415处理的数据可以通过互连件401传输到H/W组件410、420、425、430、440、450、460、470和480中的至少一个。图形处理单元(GPU)420可以处理图形数据。

输入/输出(I/O)接口425可以将由用户输入的数据传输到互连件401或者将数据从互连件401传输到I/O装置。第一存储器控制器(或称为存储器控制器#1)430可以根据CPU 410或GPU 420的控制将数据写入到第一存储器435或从第一存储器435读取数据。第一存储器435可以是非易失性存储器。

显示器控制器440可以根据CPU 410或GPU 420的控制来控制显示器445的操作。显示器控制器440可以将显示数据传输到显示器445。

第二存储器控制器(或称为存储器控制器#2)450可以根据CPU 410或GPU 420的控制将数据写入到第二存储器455或从第二存储器455读取数据。第二存储器455可以是易失性存储器。

USB控制器460可以与USB主机通信数据。相机控制器470可以处理从相机475输出的数据并且将处理后的数据传输到互连件401。调试控制器480可以控制对半导体系统400进行的调试。

如上所述，根据本发明构思的半导体装置在上金属层上不需要布线资源(即，电源轨)来向下金属层供应电力。因此，根据本发明构思的半导体装置可有助于使包括所述半导体装置的芯片的尺寸最小化。另外，根据本发明构思的半导体装置最小化瞬时电压降(IVD)并因此改善由于IVD造成的诸如有源电子元件的故障的问题。

尽管已经参照本发明构思的各种示例来具体示出并描述了本发明构思，但是本领域的普通技术人员将理解的是，在不脱离如权利要求所限定的本发明构思的精神和范围的情况下，可以做出形式和细节上的各种改变。