本发明构思涉及半导体芯片和半导体封装，并更具体地涉及可以用于驱动显示设备的半导体芯片和半导体封装。
背景技术：
一般而言，显示装置可以包括用于显示图像的显示面板和用于驱动显示面板的像素的驱动芯片。驱动芯片可以将从驱动芯片外部(例如从外部装置)施加的图像信号转换成适于驱动像素的驱动信号，并且可以在适当时间将驱动信号施加到像素。驱动芯片可以具有封装结构，如带载封装(tcp)、膜上芯片(cof)封装或者玻璃上芯片(cog)封装。
技术实现要素：
本发明构思提供了一种半导体芯片，该半导体芯片具有在没有光刻设备投资的情况下优化的结构，并提供了一种制造半导体芯片的方法、和包括该半导体芯片的半导体封装以及显示设备。
根据本发明构思的一些实施方式，半导体芯片包括：电路区域，该电路区域在其中具有沿着第一方向布置的电路图案；电联接到该电路图案并且布置在电路区域的周边和半导体芯片的沿着第一方向延伸的边缘之间的导电电极焊盘；以及在半导体芯片上邻近所述电路区域的周边和外侧的至少一个工艺图案。所述至少一个工艺图案与所述电路图案和所述导电电极焊盘电隔离。
根据本发明构思的一些实施方式，提供了一种半导体芯片，该半导体芯片包括：设置在沿第一方向长的矩形的中心部分中的电路区域，该电路区域包括沿着第一方向以预定间隔设置的多个驱动电路单元；围绕所述电路区域设置的多个电极焊盘；以及设置在所述矩形的四条边的至少一条边处的工艺图案。
根据本发明构思的一些实施方式，提供了一种半导体芯片，该半导体芯片包括设置在矩形的中心部分中的电路区域，该电路区域包括电路图案；以及围绕所述电路区域并且在所述矩形的四条边的至少一条边处设置的工艺图案。
根据本发明构思的一些实施方式，提供了一种制造半导体芯片的方法，所述方法包括：在晶片中具有矩形形式的多个芯片内形成电路图案并在所述晶片的划线内形成工艺图案，其中所述电路图案和所述工艺图案是通过在晶片上执行光刻工艺、在多个芯片中的每一个内形成电极焊盘；以及通过切割工艺将所述多个芯片彼此分离以个体化多个芯片来形成，其中，在形成电路图案和工艺图案中，作为工艺图案中的任意一个的主工艺图案被包括在所述多个芯片的至少一个内。
根据本发明构思的一些实施方式，提供了一种半导体封装，其包括：半导体芯片，该半导体芯片包括在沿着第一方向长的矩形的中心部分内设置的电路区域，围绕所述电路区域设置的多个电极焊盘，以及设置在所述矩形的四条边的至少一条边处的工艺图案；以及支撑基板，该支撑基板包括其中安装了半导体芯片的芯片安装单元，以及电连接到所述多个电极焊盘的多个布线图案。
根据本发明构思的一些实施方式，提供了一种显示设备，该显示设备包括：构造成显示图像的显示面板；构造成将驱动信号提供到用于显示图像的驱动芯片的印刷电路板(pcb)；以及连接在pcb和显示器之间的半导体封装，所述半导体封装包括驱动芯片和其上安装驱动芯片的支撑基板，其中，所述驱动芯片包括设置在沿着第一方向长的矩形的中心部分内的电路区域、围绕所述电路区域设置的多个电极焊盘以及设置在所述矩形的四条边的至少一条边处的工艺图案。
附图说明
从下面结合附图给出的详细描述中将更清楚理解本发明构思的实施方式，图中：
图1是包括根据一些实施方式的半导体芯片的晶片的平面图；
图2是对应于包括根据一些实施方式的半导体芯片的完整曝光场的平面图；
图3是根据一些实施方式的半导体芯片的平面图；
图4是详细示出图3的半导体芯片100中的工艺图案的平面图；
图5是示出图3的半导体芯片从晶片分离之前的状态的平面图；
图6至8b是根据实施方式的半导体芯片的局部平面图；
图9a是部分示出图7a的半导体芯片从晶片分离之前的状态的平面图；
图9b是部分示出图8a的半导体芯片与晶片分离之间的状态的平面图；
图10是包括根据一些实施方式的半导体芯片的完整曝光场的平面图；
图11a至11f是示出包括在图10的完整曝光场内的工艺图案的平面图的视图；
图12a是包括根据一些实施方式的半导体芯片的完整曝光场的平面图；
图12b是示出一个半导体芯片的放大的平面图；
图12c是示出在从晶片分离之前的半导体芯片的平面图；
图13a是包括在根据一些实施方式的半导体芯片中的工艺图案的平面图；
图13b和13c是图13a的工艺图案的横截面图；
图14是示出通过省略根据一些实施方式的半导体芯片中的工艺图案的顶部金属层产生的效果的曲线图；
图15a是根据一些实施方式的包括半导体芯片的半导体封装的平面图；
图15b是图15a的半导体封装的剖视图；
图16a是根据一些实施方式的包括半导体芯片的半导体封装的平面图；
图16b是图16a的半导体封装的横截面图；
图17是根据一些实施方式的包括半导体芯片的半导体封装的横截面图；
图18是示出根据一些实施方式的显示设备的一部分的概念图；
图19a是图18的显示设备的结构图；
图19b是图18的显示设备的电路图；
图20是示出根据一些实施方式的制造半导体芯片的工艺的流程图；
图21a至21d是对应于图20的制造工艺的操作的概念图。
具体实施方式
下面，将参照附图详细解释本发明构思。
图1是包括根据一些实施方式的半导体芯片的晶片w的平面图，而图2是对应于包括根据一些实施方式的半导体芯片的完整曝光场的平面图。
参照图1和2，根据当前实施方式的半导体芯片100可以具有在一个方向上长的矩形结构。例如，半导体芯片100可以是显示驱动器集成芯片(ddi)。但是，半导体芯片100不局限于ddi。例如，半导体芯片100可以是ddi之外的存储芯片或非存储芯片。图1是在半导体芯片100通过切割工艺彼此分离并个体化之前的晶片w的视图，且晶片w例如可以包括数百个半导体芯片。晶片w可以包括对应于半导体芯片100的多个主芯片和在主芯片之间的划线s/l。划线s/l在主芯片之间，以将主芯片彼此间隔开，并可以对应于在切割工艺中用于分离主芯片的分离线。
通常，在划线s/l内可以形成在光刻工艺中使用的诸如各种标志或标记的图案、用于工艺监视的图案和用于器件测试的图案。这种图案并不影响半导体芯片100的操作或功能性，但是可以用于执行半导体工艺或可以仅对于执行半导体工艺是必须的。由此，下面，所述图案被称为‘工艺图案’，除了清楚区分开的情况之外。如此，工艺图案可以在此称为与半导体芯片100的功能元件电隔离。
在生产率方面，划线的宽度逐渐减小，并由此，工艺图案可以被形成的区域也逐渐减小。相反，在半导体器件被高度集成的同时，工艺图案的类型逐渐被多样化且工艺图案的数量增加。于是，可以需要用于划线的较宽区域。换句话说，根据半导体器件的高集成可能需要较宽的划线，而在生产率的方面划线的宽度及其在晶片w上的面积必须减小。
由晶片w上的实线表示的方形部分可以是对应于一个完整曝光场(full-shot)sf的部分。完整曝光场可以对应于整个掩膜图案，该掩膜图案通过在曝光工艺中的一次扫描而转印。通常，曝光工艺可以通过缩小投影(reductionprojection)，例如，4:1的缩小投影被执行。于是，掩膜图案可以被减小到其尺寸的四分之一，以转印到晶片上。完整曝光场可以称为整个场(full-field)。
图2示出在放大下的两个完整曝光场，即，第一和第二完整曝光场sf1和sf2。例如，基于在第二方向(y方向)上延伸的x轴划线s/l-x，左侧部分可以对应于第一完整曝光场sf1，而右侧部分可以对应于第二完整曝光场sf2。y轴划线s/l可以在第一方向(x方向)上延伸并沿着第二方向(y方向)设置，而x轴划线s/l-x可以在第二方向(y方向)上延伸并沿着第一方向(x方向)设置。但是，x轴划线s/l-x和y轴划线s/l-x之间的差别只是任意的，并可以根据半导体芯片100的延伸方向变化。由于在下面将主要描述y轴划线s/l，划线可以意味着或指的是y轴划线s/l(它沿着芯片100的长度或最长尺寸延伸)，除非另有限定。
如图2中所示，第一和第二完整曝光场sf1和sf2中的每一个可以包括多个半导体芯片100，该多个半导体芯片100在第二方向(y方向)上布置成线形。例如，如主芯片#1到主芯片#n所示，第一和第二完整曝光场sf1和sf2中每一个可以包括在第二方向(y方向)上布置成线形的多个半导体芯片100。当半导体芯片100是ddi时，第一和第二完整曝光场sf1和sf2中的每一个可以大体上包括20至30个半导体芯片。
如图2所示，每个半导体芯片100可以包括在矩形结构的四条边的至少一条边处的工艺图案130。例如，半导体芯片100可以包括在矩形结构的两条短边的任一条处的工艺图案130。工艺图案130可以是上述工艺图案中的任一种。于是，工艺图案130可以不形成在划线内。由于工艺图案130不形成在划线s/l内，划线的宽度可以减小，并由此有可能增加主芯片的尺寸，即，半导体芯片100的尺寸，或者增加主芯片在晶片w内的密度或数量。结果，有可能增加从一个晶片可以产生的半导体芯片的生产率。主芯片的尺寸的增加和主芯片数量的增加将参照图3至5来描述。
形成在半导体芯片100中的工艺图案130可以是在划线s/l内形成的工艺图案当中具有最大尺寸的工艺图案。具体地说，划线s/l的宽度可以通过设置在划线s/l内的工艺图案当中具有最大尺寸的工艺图案来确定。例如，当在工艺图案当中具有最大尺寸的工艺图案‘a’具有在第二方向(y方向)上大约60μm的宽度时，在考虑相对于主芯片的裕量宽度时，划线s/l在第二方向(y方向)上的宽度必须为大约70μm到80μm。
通常，大部分工艺图案的尺寸可以由用户调节。于是，工艺图案也可以跟随其中它的尺寸取决于半导体芯片100的高集成而减小的趋势。但是，若干工艺图案可以取决于半导体制造设备，并由此，若干工艺图案的尺寸在不更换半导体制造设备的情况下可以不减小。但是，由于半导体制造设备的更换会是成本高的投资，所以可能难于接受半导体制造设备的更换。作为示例，用于光刻工艺的对准标记’s’可以具有在第二方向(y方向)上大约74μm的宽度和在第一方向(x方向)上大约800μm的长度。对准标记’s’取决于光刻设备，并由此，对准标记’s’的尺寸在不更换光刻设备的情况下可以不减小可以不减小。于是，由于对准标记’s’，难于或几乎不可能将划线s/l在第二方向(y方向)上的宽度减小到小于大约80μm。
但是，在根据当前实施方式的半导体芯片100中，作为在减小划线s/l宽度中的瓶颈的具有最大尺寸的工艺图案130形成在半导体芯片100中，使得划线s/l没有工艺图案130，并由此，划线s/l的宽度(或其他尺寸)可以被减小，而不需要额外投资，如更换半导体制造设备。于是，根据当前实施方式的半导体芯片100可以有助于增加主芯片的尺寸或者增加主芯片在晶片w内的密度或数量，并由此，作为结果，从一个晶片可以产生的半导体芯片的生产率可以提高。
如图2所示，在完整曝光场sf1和sf2内的全部主芯片可以包括工艺图案130。但是，本发明构思不局限于此，并例如，工艺图案130可以从一些主芯片中省略。例如，通常，具有较大或最大尺寸的大约23个对准标志可以密集地设置在完整曝光场内的两个相邻划线s/l内。于是，当要在主芯片中形成的对准标记的数量被限于23时，相对应的对准标记可以不形成在一些主芯片中。但是，由于尽管对准标志的数量超过23也可以不影响在工艺中的进展，并且在图案化工艺中有利地是以规则图案形成对准标志，因此，对准标志可以形成在全部主芯片中。
工艺图案130-x也可以在x轴划线s/l-x内形成，并由此，在工艺图案130-x当中的具有最大尺寸的工艺图案可以设置在半导体芯片内，以减小x轴划线s/l-x在第一方向(x方向)上的宽度。但是，如图2所示，在一个完整曝光场内，对应于主芯片的数量的y轴划线s/l可以设置在y轴方向上，然而仅一个x轴划线s/l-x可以设置在x方向上。于是，对在半导体芯片100中设置具有最大尺寸的工艺图案(即，工艺图案130)(其设置在y轴划线s/l内)的影响可以更明显，而对在半导体芯片100内设置具有最大尺寸的工艺图案130-x(其设置在x轴划线s/l-x内)的影响可以不太明显。
图3是根据一些实施方式的半导体芯片100的平面图，图4是更详细示出在图3的半导体芯片100内的工艺图案的平面图，且图5是示出在图3的半导体芯片100与晶片分离之前的状态的平面图。上面参照图1和2提供的描述将简要提供或省略。
参照图3至5，半导体芯片100可以包括电路区域110、周边区域110p、电极焊盘120和工艺图案130。半导体芯片100可以是ddi。但是，半导体芯片100不局限于ddi。其中半导体芯片100是ddi的示例将参照图3至5来描述，且其中半导体芯片100不是ddi的示例将参照图12a至12c来描述。
多个驱动电路单元112可以设置在电路区域110内。虽然在图3至5中未示出，多个布线图案也可以设置在电路区域110内。驱动电路单元112可以通过布线图案电连接到电极焊盘120。驱动电路单元112可以响应于通过输入电极焊盘120in从印刷电路板(pcb)(例如，图18的pcb2000)施加到其上的驱动控制信号和电源信号产生用于驱动显示面板(例如，图18的显示面板3000)的数据信号，并且可以向输出电极焊盘120out输出数据信号。例如，驱动电路单元112可以根据输出电极焊盘120out的数量来形成。
每个驱动电路单元112可以包括移位寄存器、数据寄存器、行锁存器、数模(da)转换器、输出缓存器等。移位寄存器可以产生时序锁存脉冲并提供时序锁存脉冲到行锁存器。换言之，移位寄存器可以响应于数据时钟信号通过移位从pcb(例如，图18的pcb2000)的时序控制器(例如，图19a的时序控制器2100)输入的水平开始信号而产生锁存脉冲，并且将锁存脉冲提供到行锁存器。
数据寄存器可以向行锁存器施加依次输入其上的数字数据信号，即，红、绿和蓝数字数据信号。行锁存器可以通过行的单元锁存数字数据信号，并在负载信号被输入其上时输出被锁存的数字数据信号。基于灰度电压，da转换器可以将从行锁存器提供的数字数据信号转换成模拟数据信号(即，数据电压)。输出缓存器可以调节模拟数据信号，使得其电平接近基准电平，并可以输出已调节的模拟数据信号。
电平转换器、放大器等被包括在da转换器和输出缓存器中，并且来自pcb(例如，图18的pcb2000)的电源信号可以施加到电平转换器和放大器。
周边区域110p可以围绕电路区域110设置，并且电极焊盘120可以设置在周边区域110p内。周边区域110p可以不通过物理边界与电路区域100区分。
电极焊盘120可以包括输入电极焊盘120in和输出电极焊盘120out。输入电极焊盘120in可以与包括形成在输入电极焊盘120in上的凸块的连接端子一起形成输入单元，而输出电极焊盘120out也可以与对应于输出电极焊盘120out的连接端子一起形成输出单元。例如，输入电极焊盘120in可以沿着半导体芯片100的第一长边设置，且输出电极焊盘120out可以沿着半导体芯片100的第二长边el2设置。
输入电极焊盘120in包括从pcb接收驱动控制信号的多个信号输入焊盘和从pcb接收电源信号的一个或多个电源输入焊盘。如上所述，输出电极焊盘120out可以电连接到驱动电路单元112，通过驱动电路单元112产生的数据信号可以通过输出电极焊盘120out输出到外部(例如，到外部装置)。
在图3中，电极焊盘120设置成与半导体芯片100的第一长边el1和第二长边el2稍微间隔开。但是，在一些情况下，电极焊盘120可以设置成邻接第一长边el1和第二长边el2。另外，当半导体芯片100与晶片分离时，诸如凸块的连接端子可以事先形成在每个半导体焊盘120上。于是，半导体芯片100可以包括在电极焊盘120上的连接端子。每个连接端子例如可以包括金(au)凸块。
工艺图案130可以设置在是半导体芯片100的左侧的第一短边es1处。工艺图案130也可以设置在第二短边es2处，即，半导体芯片100的右侧处。如上面参照图1和2描述的，工艺图案130可以是各种工艺图案中的一个，并可以是各种工艺图案中具有最大尺寸的工艺图案。该尺寸可以表示在第二方向(y方向)上的宽度。如图3中所示，工艺图案130可以具有在第一方向(x方向)上延伸的伸长结构。与半导体芯片100的整个尺寸相比，工艺图案130的尺寸可以非常小。
半导体芯片100可以具有在第一方向(x方向)上或沿着第一方向(x方向)延伸的第一长度l1，并且可以具有在第二方向(y方向)上的或沿着第二方向(y方向)延伸的第一宽度w1。例如，第一长度l1可以是数万μm，而第一宽度w1可以是数百μm。工艺图案130可以具有在第一方向(x方向)上或沿着第一方向(x方向)延伸的第二长度l2，并且可以具有在第二方向(y方向)上的或沿着第二方向(y方向)延伸的第二宽度w2。例如，第二长度l2可以是数百μm，而第二宽度w2可以是数十μm。于是，工艺图案130在第一方向(x方向)上的长度(即，第二长度l2)可以是半导体芯片100在第一方向(x方向)上的长度(即，第一长度l1)的数十分之一至数百分之一，且工艺图案130在第二方向(y方向)上的宽度(即，第二宽度w2)可以是半导体芯片100在第二方向(y方向)上的宽度(即，第一宽度w1)的若干分之一到数十分之一。
如上所述，由于工艺图案130形成在半导体芯片100内使得划线s/l可以没有工艺图案，划线s/l可以被减小，且半导体芯片100的尺寸可以增加。
如图5中所示，两个半导体芯片，即，第一和第二半导体芯片100-1和100-2可以被设置，且划线s/l在二者之间。在图5中，交替的长和短划线可以表示现有的或传统的划线s/l和半导体芯片之间的边界，且实线可以表示根据本发明构思的一些实施方式的具有减小宽度的划线s/l与第一和第二半导体芯片100-1和100-2之间的边界。
在此，假设现有的或传统的划线s/l在第二方向(y方向)上的宽度(即，第四宽度w4’)是100μm，第一半导体芯片100-1在第一方向(x方向)上的长度是30,000μm，且第一半导体芯片100-1在第二方向(y方向)上的宽度(即，第一宽度w1’)是1,000μm。另外，如果假设在第一方向(x方向)上的长度l2是1,000μm且在第二方向(y方向)上的宽度w2是100μm的第一工艺图案130-1形成在第一半导体芯片100-1内且减小的划线s/l在第二方向(y方向)上的宽度(即，第四宽度w4)是80μm，第一半导体芯片100-1的尺寸可以在第二方向(y方向)上增大20μm(向上10μm和向下10μm)，并且减小第一工艺图案130-1的尺寸。换句话说，第一半导体芯片100-1的面积可以增加500,000μm2(20μm*30,000μm-100μm*1,000μm)。500,000μm2的增加可以对应于现有的或传统的半导体芯片的面积的大约1.7％的增加。
由于工艺图案130形成在半导体芯片100内，在晶片中可以生产的半导体芯片100的数量或密度也可以增大。例如，假设完整曝光场在第二方向(y方向)上的最大宽度是30,000μm，现有的或传统的划线s/l在第二方向(y方向)上的宽度是100μm，且半导体芯片100的尺寸是1,000μm*30,000μm。另外，假设100μm*1,000μm的工艺图案形成在半导体芯片100内且划线s/l在第二方向(y方向)上的宽度减小到80μm，且半导体芯片100在第二方向(y方向)上的宽度未变化。
在其中未形成工艺图案的现有的或传统的半导体芯片的情况下，27.3(30,000/(1000+100)≈27.3)个半导体芯片可以设置在一个完整曝光场内。另一方面，在其中形成工艺图案的半导体芯片的情况下，27.7(30,000/(1000+80)≈27.7)个半导体芯片可以设置在一个完整曝光场内。于是，虽然可以设置在一个完整曝光场内的半导体芯片的数量或密度没有显著增加，当考虑整个晶片时，更多几个半导体芯片可以进一步设置在整个晶片内。由于划线s/l的宽度的减小，包括一个半导体芯片和一条划线s/l的一对在第二方向(y方向)上的宽度可以减小20μm，并由此该对在第二方向(y方向)上的宽度是1080μm。于是，每54个半导体芯片(1080/20＝54)，可以进一步设置一个额外半导体芯片。于是，如果在晶片内沿第二方向(y方向)设置大约100个其中未形成工艺图案的现有的或传统半导体晶片，在其中已经形成工艺图案的半导体芯片的情况下，在晶片中在第二方向(y方向)上可以进一步设置大约两个额外的半导体芯片。
半导体芯片100内的工艺图案130可以是用于光刻工艺中的对准标记。图4更详细示出对准标记的结构。如图4中所示，工艺图案130可以具有其中多个杆形金属层132沿第一方向(x方向)设置且以规则或均匀间隔间隔开的结构。每个金属层132可以具有在第一方向(x方向)上的第三宽度w3，且可以具有在第二方向(y方向)上的第二宽度w2。每个金属层132在第二方向(y方向)上的宽度，即，第二宽度w2可以对应于工艺图案130在第二方向(y方向)上的宽度。另外，在第一方向(x方向)上，金属层132的宽度和金属层132之间的间隔之和可以对应于在第一方向(x方向)上工艺图案130的长度，即，第二长度l2。
对应于对准标记的工艺图案130可以取决于光刻设备，并由此，工艺图案130的尺寸在不更换光刻设备的情况下可以不减小。于是，如果工艺图案130设置在划线s/l内，工艺图案130会作为减小划线s/l的宽度的瓶颈。另一方面，在当前实施方式中，工艺图案130设置在半导体芯片100内，并由此，划线s/l的宽度可以减小，而不受工艺图案130的限制。于是，有可能增加半导体芯片100的尺寸或增加可以设置在晶片内的半导体芯片的数量或密度。形成在半导体芯片100内的工艺图案130不限于在光刻工艺中使用的对准标记。
图6至8b是根据实施方式的半导体芯片100a至100e的局部平面图，图7b是示出图7a的部分a的放大的平面图。参照图1至5提供的描述将被简要提供或省略。
参照图6，在根据当前实施方式的半导体芯片100a中的工艺图案130a的位置可以不同于图3的半导体芯片100中的工艺图案130的位置。在图3的半导体芯片100中，工艺图案130可以设置在第一边es1处并定位在第一长边el1和第二长边el2之间的中间区域或中点。但是，在半导体芯片100a内，工艺图案130a可以更靠近第二长边el2并定位在第一边es1处。可替代的，工艺图案130a可以更靠近第一长边el1并定位在第一边es1处。更大体上说，工艺图案130a可以设置在半导体芯片100a的第一边es1的任何位置处。同样，工艺图案130a可以设置在半导体芯片100a的第二侧es2的任何位置处。
在图3或6中，工艺图案130或130a设置成邻接第一边es1。但是，在一些情况下，工艺图案130或130a可以设置成与第一边es1的边缘稍微分离。当工艺图案130或130a设置成与第一边es1稍微分离时，可以减少或防止毛刺现象，其中，工艺图案130或130a的金属层在切割工艺中翘起。
参照图7a和7b，根据当前实施方式，在半导体芯片100b中工艺图案130b的位置和侧部可以不同于图3的半导体芯片100中的工艺图案130的位置和侧部。具体地说，在半导体芯片100b内，工艺图案130b可以不设置在半导体芯片100b的短边处，而是设置在半导体芯片100b的长边的边缘处。例如，工艺图案130b可以设置在半导体芯片100b的第一长边el1的边缘的中心部分处。工艺图案130b可以设置在半导体芯片100b的第二长边el2的边缘的中心部分处。在第二方向(y方向)上穿过半导体芯片100b的交替的长和短划线cl可以对应于半导体芯片100b的中心线。
在半导体芯片100b内工艺图案130b的尺寸可以小于在图3的半导体芯片100内的工艺图案130的尺寸。例如，工艺图案130b在第一方向(x方向)上的长度可以是第二长度l2，该第二长度与图3的半导体芯片100中的工艺图案130的长度相同。但是，工艺图案130b在第二方向(y方向)上的宽度可以是第五宽度w5，该第五宽度小于图3的半导体芯片100中的工艺图案130的宽度。
工艺图案130b的第五宽度w5可以对应于在第二方向(y方向)上在划线s/l的宽度上的减小。例如，当形成半导体芯片100b的同时划线s/l在第二方向(y方向)上的宽度减小大约20μm时，工艺图案130b的宽度w5可以对应于大约20μm。
在半导体芯片100b内工艺图案130b的尺寸较小的一个原因是因为诸如对准标记的整个工艺图案可以在划线s/l和半导体芯片100b二者上延伸或在划线s/l和半导体芯片100b二者之间共享，并且一部分工艺图案可以保留在半导体芯片100b内，而在划线s/l内的另一部分工艺图案可以在切割工艺中被去除。下面将参照图9a描述与工艺图案130b的尺寸相关的细节。
参照图7c，根据当前实施方式的半导体芯片100c可以与图7a的半导体芯片100b类似在于工艺图案130c设置在半导体芯片100c的长边处。然而，半导体芯片100c可以不同于图7a的半导体芯片100b在于工艺图案130c不设置在半导体芯片100c的中心部分处而是在半导体芯片100c的短边或边缘和中心部分之间的区域处。例如，在半导体芯片100c中，工艺图案130c可以更靠近第一短边es1并设置在或邻接第一长边el1。可替代的是，工艺图案130c可以靠近第二短边es2并设置在或邻接第一长边el1。半导体芯片100c的工艺图案130c的尺寸可以与针对图7a的半导体芯片100b描述的相同。
参照图8a，根据当前实施方式的半导体芯片100d可以与图7a的半导体芯片100b类似在于工艺图案130d设置在半导体芯片100d的长边处或邻接半导体芯片100d的长边。但是，半导体芯片100d可以与图7a的半导体芯片100b不同之处在于工艺图案130d设置在半导体芯片100d的第一长边el1和第二长边el2处。工艺图案130d的尺寸可以小于半导体芯片100b的工艺图案130b的尺寸。
更具体地说，在半导体芯片100d内，下部工艺图案130d1可以设置在半导体芯片100d的第一长边el1的中心部分处，而上部工艺图案130d2可以设置在半导体芯片100d的第二长边el2的中心部分处。下部和上部工艺图案130d1和130d2中的每一个在第一方向(x方向)上的长度可以是第二长度l2，该第二长度与图7a的半导体芯片100b内的工艺图案130b的长度相同。下部和上部工艺图案130d1和130d2中每一个在第二方向(y方向)上的宽度可以是第六宽度w6，该第六宽度可以小于在图7a的半导体芯片100b内的工艺图案130b的第五宽度w5。
下部和上部工艺图案130d1和130d2中每一个的第六宽度w6可以对应于划线s/l在第二方向(y方向)的宽度的减小的一半。例如，当形成半导体芯片100d的同时划线s/l在第二方向(y方向)上的宽度被减小大约20μm时，下部和上部工艺图案130d1和130d2中每一个的第六宽度w6可以对应于大约10μm。
在半导体芯片100d内下部和上部工艺图案130d1和130d2的尺寸小于图7a的半导体芯片100b的工艺图案130b的尺寸的一个原因是因为整个工艺图案在划线s/l和与划线s/l相邻的两个半导体芯片100d的每一个上延伸并在划线s/l和与划线s/l相邻的两个半导体芯片100d中的每一个之间共享，且一部分工艺图案可以保留在两个半导体芯片100d的每一个内，而在划线s/l内的整个工艺图案的另一部分在切割工艺中被去除。另外，当整个工艺图案形成在两个半导体芯片100d之间的划线s/l以及两个半导体芯片100d内时，工艺图案可以不形成在与完整曝光场内的顶部和底部芯片中至少一个相邻的划线s/l内。于是，下部和上部工艺图案130d1和130d2中的仅一个可以形成在顶部和底部芯片的至少一个中。
在半导体芯片100d中，下部工艺图案130d1在第二方向(y方向)上的宽度与上部工艺图案130d2在第二方向(y方向)上的宽度相同。但是，本发明构思不局限于此。例如，在半导体芯片100d内，下部工艺图案130d1在第二方向(y方向)上的宽度可以不同于上部工艺图案130d2在第二方向(y方向)上的宽度。当下部工艺图案130d1在第二方向(y方向)上的宽度不同于上部工艺图案130d2在第二方向(y方向)上的宽度时，在第二方向(y方向)上下部工艺图案130d1的宽度和上部工艺图案130d2的宽度之和可以对应于划线s/l在第二方向(y方向)上的宽度中的减小。
下面，参照图9b描述上部和下部工艺图案130d1和130d2的尺寸相关的细节。
参照图8b，根据当前实施方式的半导体芯片100e可以类似于图8a的半导体芯片100d，在于工艺图案130e设置在半导体芯片100e的第一长边el1和第二长边el2处。但是，半导体芯片100e可以不同于图8a的半导体芯片100d在于工艺图案130e不设置在半导体芯片100e的中心部分，而是在半导体芯片100e的短边和中心部分之间的区域处。例如，在半导体芯片100e内，下部和上部工艺图案130e1和130e2可以靠近第一短边es1并分别设置在第一和第二长边el1和el2处或分别邻接第一和第二长边el1和el2。可替代的，下部和上部工艺图案130e1和130e2可以更靠近第二短边es2并分别设置在第一和第二长边el1和el2处或分别邻接第一和第二长边el1和el2。半导体芯片100e的工艺图案130e的尺寸可以与针对图8a的半导体芯片100d描述的相同。
图9a是部分示出在图7a的半导体芯片100b从晶片分离之前的状态的平面图，图9b是局部示出在图8a的半导体芯片100d从晶片分离之前的状态的平面图。
参照图9a，两个半导体芯片，即第一和第二半导体芯片100b-1和100b-2可以在二者之间设置有划线s/l。在图9a中，虚线可以表示现有的或传统的划线s/l和半导体芯片100b-1和100b-2之间的边界，而实线可以表示宽度已经减小的减小划线s/l和半导体芯片100b-1和100b-2之间的边界。
如上所述，整个工艺图案中的每一个，即，第一和第二整个工艺图案ak1和ak2，如对准标记，可以在划线s/l和邻近划线s/l的两个半导体芯片100b-1和100b-2之间共享。例如，第一整个工艺图案ak1可以在划线s/l和邻近划线s/l的第一半导体芯片100b-1之间共享。由于在第一整个工艺图案ak1被设置之后在切割工艺中去除划线s/l，第一工艺图案130b-1可以形成在第一半导体芯片100b-1内。于是，第一工艺图案130b-1在第二方向(y方向)上的宽度可以对应于划线s/l在第二方向(y方向)上的宽度上的减小。换句话说，通过从现有的或传统的划线s/l的第四宽度w4’中减去减小的划线s/l的第四宽度w4得到的宽度值可以对应于第一工艺图案130b-1的第五宽度(参照图7b的第五宽度w5)。
如果假设现有的或传统的半导体芯片的尺寸及其划线s/l的尺寸与参照图5描述的相同且减小的划线s/l的第四宽度w4是80μm，则形成在第一半导体芯片100b-1内的第一工艺图案130b-1的第五宽度(参照图7b的第五宽度w5)可以是20μm。于是，第一半导体芯片100b-1的区域可以在第二方向(y方向)上增大20μm，并且减小第一工艺图案130b-1的尺寸。换句话说，第一半导体芯片100b-1的面积可以增加600,000μm2(20μm*30,000μm-20μm*1,000μm)。600,000μm2的增加可以对应于现有的或传统的半导体芯片的面积的大约2％的增加。
在计算可以设置在晶片中的半导体芯片100b的数量或密度时，若干半导体芯片100b可以进一步设置在晶片中，如参照图5描述的。由于可以设置在晶片中的半导体芯片100b的数量或密度是在半导体芯片100b的尺寸不变且仅划线s/l的宽度减小的假设下计算的，针对图7a的半导体芯片100b的计算结果可以基本上与针对图3的半导体芯片100的计算结果相同。
参照图9b，两个半导体芯片，即，第一和第二半导体芯片100d-1和100d-2可以在它们之间设置有划线s/l。在图9b中，虚线可以表示现有的或传统的划线s/l和半导体芯片100d-1和100d-2之间的边界，且实线可以表示宽度已经被减小的减小划线s/l和第一及第二半导体芯片100d-1和100d-2之间的边界。
如上所述，整个工艺图案，即，第一至第三整个工艺图案ak1、ak2和ak3，中每一个，如对准标志，可以在划线s/l和与划线s/l相邻的两个相邻或邻近的半导体芯片100d-1和100d-2之间共享。例如，第一整个工艺图案ak1可以在划线s/l和邻近划线s/l的第一和第二半导体芯片100d-1和100d-2之间共享。由于在第一整个工艺图案ak1被设置之后在切割工艺中去除划线s/l，第一下部工艺图案130d1-1可以形成在第一半导体芯片100d-1的第一长边el1处，而第二上部工艺图案130d2-2可以形成在第二半导体芯片100d-2的第二长边el2处。
当考虑形成在第一半导体芯片100d-1和在第一半导体芯片100d-1的上侧上的另一个半导体芯片之间的整个工艺图案ak3时，可以理解第一上部工艺图案130d2-1形成在第一半导体芯片100d-1的第二长边el2处。另外，当考虑形成在第二半导体芯片100d-2和在第二半导体芯片100d-2的下侧上的另一个半导体芯片之间的整个工艺图案ak2时，可以理解第二下部工艺图案130d1-2形成在第二半导体芯片100d-2的第一长边el1处。于是，第一半导体芯片100d-1的下部和上部工艺图案130d1-1和130d2-1中每一个沿着第二方向(y方向)的宽度可以对应于划线s/l在第二方向(y方向)上的宽度中的减小的一半。
如参照图8a描述的，在第一和第二半导体芯片100d-1和100d-2中，下部工艺图案130d1-1和130d1-2在第二方向(y方向)上的宽度可以与上部工艺图案130d2-1和130d2-2在第二方向(y方向)上的不同。例如，每个下部工艺图案130d1-1和130d1-2在第二方向(y方向)上的宽度可以对应于划线s/l在第二方向(y方向)上的宽度中的减小的三分之一，且每个上部工艺图案130d2-1和130d2-2在第二方向(y方向)上的宽度可以对应于划线s/l在第二方向(y方向)上的宽度中的减小的三分之二。即使在下部工艺图案130d1-1和130d1-2在第二方向(y方向)上的宽度不同于上部工艺图案130d2-1和130d2-2在第二方向(y方向)上的宽度时，在第二方向(y方向)上，下部工艺图案130d1-1或130d1-2的宽度和上部工艺图案130d2-1或130d2-2的宽度之和可以等于划线s/l在第二方向(y方向)上的宽度中的减小。
半导体芯片100d在第二方向(y方向)上的尺寸的增加、半导体芯片100d的工艺图案130d1和130d2的尺寸以及半导体芯片100d的划线s/l的宽度的减小基本上与图7a的半导体芯片100b的那些相同。于是，半导体芯片100d的尺寸的增加可以基本上与图7a的半导体芯片100b的尺寸的增加相同。另外，如参照图9a所描述的，可以放置在晶片中的半导体芯片100d的数量或密度的增大可以与可以放置在晶片中的图3或图7a的半导体晶片100或100b的数量或密度的增大基本上相同。
图10是根据一些实施方式的包括半导体芯片的完整曝光场的平面图，而图11是示出包括在图10的完整曝光场内的工艺图案的平面图的图形。
参照图10和11，根据该实施方式的多个半导体芯片100可以设置在一个完整曝光场sf内，且各种工艺图案可以设置在划线内。在每个半导体芯片100内，工艺图案130可以设置在其短边处，如上面参照图3至5描述的。例如，工艺图案130可以是用于光刻工艺的对准标志。
除了对准标志，设置在划线s/l内的工艺图案可以包括图11的(a)中所示的另一种类型的对准标志、图11的(b)中示出的测试元件组(teg)、图11的(c)中的重叠标记、图11的(d)中示出的现场的后端(backendofsite)(beos)、图11的(e)中示出的氧化物侧(os)以及图11的(f)中示出的光学临界尺寸(ocd)。图11的(a)的对准标志可以是使用与工艺图案130不同的光刻设备的对准标志，图11的(b)的teg可以是用于测试半导体制造工艺的特性和完成的半导体器件的特性的图案，而图11的(c)的重叠标记可以是用于测量在先前工艺内形成的层和在当前工艺中形成的层之间的对准状态。另外，图11的(d)的beos可以是用于测量化学机械抛光(cmp)工艺之后顶层的厚度的图案，图11的(e)的os可以是用于测量最外层的厚度的图案，且在一些情况下，beos可以取代os。图11的(f)的ocd可以是用于通过光学方法测量cd或内部层的厚度的图案。虽然图中未示出，具有更复杂形式的cd标志可以设置在划线s/l内，并由此可以用在cd测量中。
设置在划线s/l中的工艺图案不限于上面描述的那些。例如，由于半导体器件高度集成并且半导体工艺是多样化的，各种工艺图案可以设置在划线s/l中。另外，图11的(a)至(f)的每个工艺图案的形式仅仅是示例。于是，图11的(a)至(f)的工艺图案可以具有与图11的(a)至(f)中所示那些不同的形式。
作为示例，仅对应于对准标志的工艺图案130形成在图10的半导体芯片100内。但是，形成在半导体芯片100内的工艺图案130不限于对准标志。例如，具有更大尺寸并由此可以是对于减小划线s/l的宽度的限制的其他工艺图案也可以形成在半导体芯片100中。当其他工艺图案形成在半导体芯片100中时，其他工艺图案不限于图3的半导体芯片100内的设置结构，并可以基于图6至8b的半导体芯片100a至100e的任一个中所示的设置结构来设置。
另外，除了图11的(a)的工艺图案(对准标志)，图11的(b)至(f)中的工艺图案的尺寸可以由用户任意调节。于是，根据划线s/l的宽度的减小而减小图11的(b)至(f)的工艺图案的尺寸可以被采用，而非将图11的(b)至(f)的工艺图案设置在半导体芯片100中。
图12a是包括根据一些实施方式的半导体芯片的完整曝光场的平面图，图12b是示出一个半导体芯片的放大的平面图，而图12c是示出在从晶片分离之前的半导体芯片的平面图。
参照图12a至12c，多个半导体芯片100f可以包括在一个完整曝光场内。根据本实施方式的半导体芯片100f可以具有大体上矩形形状，其接近方形，不同于上面描述的实施方式。每个半导体芯片100f可以不是ddi，而是一般存储芯片，或可以是ddi之外的非存储芯片。如图12a所示，在具有大体矩形形状的半导体芯片100f的情况下，若干半导体芯片100f可以在第一方向(x方向)上包括在一个完整曝光场内，不同于ddi，从而，与ddi相比较，可以包括在一个完整曝光场内的半导体芯片100f的数量或密度可以增加若干倍。
由于如果假设完整曝光场的尺寸是相对恒定的，更多半导体芯片100f可以包括在一个完整曝光场内，半导体芯片100f的尺寸可以小于图3的半导体芯片100的尺寸。应用于半导体芯片100f的完整曝光场的尺寸也可以不同于应用于图3的半导体芯片100的完整曝光场。
如图12b所示，半导体芯片100f可以包括工艺图案130f。在半导体芯片100f内，下部工艺图案130f1和上部工艺图案130f2可以分别设置在第一长边el1和第二长边el2处，类似于图8a的半导体芯片100d。但是，本发明构思不限于此。例如，仅一个工艺图案可以设置在第一和第二长边el1和el2的任一条处，类似于图3的半导体芯片100或图7a的半导体芯片100b。但是，考虑到半导体芯片100f的尺寸相对小，工艺图案的设置结构可以在不影响半导体芯片100f的功能的范围内适当选择。
如图12c中所示，工艺图案可以形成为仅包括在用于工艺监视的半导体芯片100-k内，且任何工艺图案可以不形成在通用半导体芯片100-u内。例如，对划线s/l的宽度的减小具有限制的所有工艺图案可以集中形成在用于工艺监视的半导体芯片100-k内。在半导体工艺完成之后，当半导体芯片通过切割工艺个体化时，用于工艺监视的半导体芯片100-k可以被抛弃。
即使所有工艺图案形成在用于工艺监视的半导体芯片100-k内且用于工艺监视的半导体芯片100-k在半导体芯片个体化时被抛弃，但这并不重要，因为用于工艺监视的半导体芯片100-k的尺寸相对小。另一方面，由于图3的半导体芯片100的尺寸相对大，在图3的一个半导体芯片100中形成全部工艺图案在生产率方面可能是不利的。在一些情况下，可以使用两个用于工艺监视的半导体芯片100-k。
图13a是根据一些实施方式的包括在半导体芯片100d内的工艺图案的平面图，而图13b和13c是工艺图案的横截面图。图13b是沿着线i-i’截取的横截面图，而图13c是在切割工艺已经执行之后的横截面图。
参照图13a至13c，半导体芯片100d可以包括作为工艺图案的整个拖成图案的一部分。图13a示出在半导体芯片100d从晶片上分离之前的划线s/l以及邻近划线s/l的半导体芯片100d的一部分。整个工艺图案例如可以是对准标志，且可以包括以规则间隔布置的多个金属层132，如图4中所示。每个金属层132可以包括至少两个层，且在金属层132中的层的数量可以根据对准可能需要的层的数量而变化。例如，当对准标志用于形成布线金属层m1至m4时，金属层132的层的数量可以是四。在图13a中，附图标记‘140’可以标识形成在半导体芯片100d的电极焊盘(例如，图3的电极焊盘)上的连接端子，且该连接端子可以包括凸块。
在由右侧虚线矩形表示的第一整个工艺图案akt内的金属层132可以包括作为最上层的顶部金属层132t，且在由左侧虚线矩形表示的第二整体工艺图案aku内的金属层132’可以包括作为最上层的下部金属层132u，而不包括顶部金属层132t。参照图13b，可以确认在第一整个工艺图案akt内的金属层132包括作为最上层的顶部金属层132t，而在第二整个工艺图案aku内的金属层132’包括作为最上层的下部金属层132u。即，对于第二整个工艺图案aku，顶部金属层132t可以被省略，使得其金属层132’的数量可以比半导体芯片的金属层m1至m4的数量少一个。在图13b和13c中，附图标记‘101’可以标识硅基板，而附图标记‘103’可以标识层间绝缘膜。
图13c示出在切割工艺之后在金属层132的切割部分内产生毛刺的状态。参照图13c，可以确认相对高的毛刺b可以在第一整个工艺图案akr内发生，且相对低的毛刺b’可以在第二整个工艺图案aku内发生。换句话说，在第一整个工艺图案akt内，作为在切割工艺之后金属层抬高的现象的毛刺可以在切割工艺之后相对高(不期望状态)，这是由于顶部金属层132t所致。另一方面，在第二整个工艺图案aku内，由于顶部金属层132t不存在，在切割工艺之后，毛刺可以相对低(期望状态)。
在根据实施方式的半导体芯片100和100a至100f内，形成在顶部区域的电极焊盘(参照图3的电极焊盘120)可以在没有对准标志的情况下形成。于是，在半导体芯片100至100f内的工艺图案130和130a至130f的顶部金属层132t可以被省略。由于顶部金属层132t被省略，在工艺图案130和130a至130f内的毛刺的产生可以被减小或最小化。取决于半导体芯片的类型，电极焊盘可以通过利用对准标志而形成。在这种情况下，工艺图案130和130a至130f的顶部金属层132t可以不省略。于是，可以采用一种方法，在该方法中，工艺图案130和130a至130f的顶部金属层132t被形成为小于底部金属层132u，以减小或最小化在切割工艺中与刀片的接触，并由此最小化毛刺的产生。
在随后的工艺中，即，用于半导体芯片100的安装工艺，当金凸块的高度较低时，毛刺可以导致相对于带式布线基板(例如，图15a的带式布线基板200)的布线图案(例如，图15a的布线图案210或220)短路。于是，在半导体芯片100的安装工艺中，毛刺可以导致可靠性问题，并可以对将金凸块的宽度降低到特定水平或更小造成限制。
图14是示出根据一些实施方式，通过在半导体芯片中省略工艺图案的顶部金属层带来的效果的图形。图14的图形示出通过相对于30个os图案和30个对准标志(ak)测量毛刺而获得的数据。图形的x轴表示在其中顶部金属层没有从os图案和ak省略的情况ndel，以及在其中顶部金属层从os图案和ak中省略的情况del，且图形的y轴表示在os图案和ak的每一个中发生的毛刺的高度。高度的单位是μm。
参照图14，在ndel的情况下在os图案中发生的毛刺的高度具有大约3μm或更大，其相对高，而在del情况下，在os图案中发生的毛刺的高度具有大约1.5μm，其相对低。另外，毛刺的分布在ndel的情况下相对宽，而在del的情况下相对窄。
在ndel情况下在ak中发生的毛刺的高度大约为2μm，而在del情况下在ak中发生的毛刺的高度大约为1.6μm，其相对低。另外，类似于os图案，在ndel情况下，毛刺的分布相对宽，但是在del情况下，毛刺的分布相对窄。
如图14的图形中所示，省略工艺图案的顶部金属层的效果在os图案中比在ak中的大。一个原因是由于ak包括多个精细金属层的组合，如图4中所示，而os图案具有大的一个主体形式，如图11的(e)所示。于是，在os图案中，在切割工艺中与刀片的接触区域可以相对大，且毛刺的发生可以是严重的，并由此，由于os图案的结构特性，省略顶部金属层的效果可以增大。
在作为箱线图的图14的图形中，四边形盒的中心线表示平均值，且四边形盒的高度表示毛刺的分布。
于是，通过图14的图形，可以理解到在os图案和ak中发生的毛刺的分布和高度可以通过省略顶部金属层而降低。于是，也在根据实施方式的半导体芯片100和100a至100f的工艺图案130和130a至130f中，毛刺的分布和高度可以通过省略顶部金属层132t而降低。但是，如上所述，当顶部金属层可以不省略时，顶部金属层132t可以形成为小于下部金属层134u，以最小化毛刺的产生。
其中通过省略顶部金属层降低毛刺的产生分布和毛刺的高度的方法可以应用于一些或所有工艺图案以及os图案和ak。例如，也在设置在划线内或设置在半导体芯片和划线两者内并包括金属层以通过切割工艺被切割的工艺图案中，毛刺的产生分布和毛刺的高度可以通过省略顶部金属层来降低。另外，当顶部金属层可以不省略时，顶部金属层可以形成为小于下部金属层以最小化毛刺的产生。
图15a是包括根据一些实施方式的半导体芯片100的半导体封装1000的平面图，而图15是半导体封装1000的横截面图。图15b是沿着图15a的线ii-ii’截取的横截面图。上面参照图1至14提供的描述将被简要提供或省略。
参照图15a和15b，半导体封装1000可以包括半导体芯片100和带式布线基板200。
半导体芯片100可以是从pcb(参照图18的pcb2000)接收信号电压、产生图像信号，以及将图像信号输出到显示面板(参照图18的显示面板3000)的数据线的源极驱动芯片。而且，半导体芯片100可以是栅极驱动芯片，该栅极驱动芯片产生包括晶体管的开/关信号的扫描信号，并将扫描信号输出到显示面板(参照图18的显示面板3000)的栅极线。半导体芯片100不局限于源极驱动芯片或栅极驱动芯片。例如，当半导体封装1000与显示设备之外的其他电子装置组合时，半导体芯片100可以是用于驱动其他电子装置的芯片。
半导体芯片100可以通过利用倒装芯片接合方法来安装到基膜201的芯片安装部分上。换句话说，诸如凸块的连接端子140可以设置在半导体芯片100的输入焊盘120in和输出焊盘120out上，并且半导体芯片100可以通过将连接端子140与带式布线基板200的布线图案210和220物理地电结合而安装到带式布线基板200上。为了减少或防止结合部分的物理和/或化学损坏，半导体芯片100和带式布线基板200之间的空间可以填充有底部填充剂1500。
如上所述，半导体芯片100可以包括工艺图案130。在半导体封装1000内，安装在带式布线基板200上的半导体芯片100可以是图3的半导体芯片100。但是，安装在带式布线基板200上的半导体芯片100不局限于图3的半导体芯片100。例如，图6、7a、7c、8a和8b的半导体芯片100a至100e中的任一个可以安装到带式布线基板200上作为半导体芯片100。
一些输入和输出电极焊盘120in和120out以及一些布线图案210和220在图15中示出，以用于理解方便。输入和输出电极焊盘120in和120out设置在半导体芯片100的底部表面上，且一些布线图案210和220设置在基膜201的芯片安装部分上或在芯片安装部分上延伸，并由此，输入和输出电极焊盘120in和120out以及一些布线图案210和220可以被半导体芯片100覆盖并由此可以不示出。
带式布线基板200可以包括绝缘基膜，即，基膜201、以及多个导电布线图案，即，布线图案210和220。
基膜201可以是包括聚酰亚胺的柔性膜，该聚酰亚胺是其热膨胀系数(cte)和耐久性优异的材料。但是，基膜201的材料不局限于聚酰亚胺。例如，基膜201可以包括合成树脂，如环氧基树脂或丙烯酸、聚醚丁腈、聚醚砜、聚对苯二甲酸乙二醇酯、或者聚萘二甲酸乙二醇酯。
基膜201可以包括其上安装半导体芯片100的芯片安装部分(对应于半导体芯片100的虚线部分)以及布线部分，布线图案210和220设置在该布线部分上在芯片安装部分的外侧。虽然在图15a中未示出，基膜201可以包括面板附接部分和pcb附接部分，该面板附接部分在基膜201的下侧并且显示面板(参照图18的显示面板3000)附接到其上，该pcb附接部分在上侧上并且pcb(图18的pcb2000)附接到其上。
布线图案210和220可以形成在基膜201上并包括导电金属材料。例如，布线图案210和220可以包括铜(cu)。但是，布线图案210和220的材料不局限于cu。布线图案210和220可以覆盖有保护膜，如阻焊剂。
布线图案210和220可以包括输入布线图案210和输出布线图案220。虽然在图15a中未示出，布线图案210和220可以包括不穿过半导体芯片100的旁通布线图案。输入布线图案210可以将从pcb传输的信号电压传输到半导体芯片100。每个输入布线图案210的一个端部可以连接到对应于输入布线图案210的输入电极焊盘120in，且每个输入布线图案210的另一端部可以连接到对应于输入布线图案210的输入布线电极215。
输出布线图案220可以将图像信号从半导体芯片100传输到显示面板的数据线。每个输出布线图案220的一个端部可以连接到对应于输出布线图案220的输出电极焊盘120out，且每个输出布线图案220的另一端部可以连接到对应于输出布线图案220的输出布线电极225。
图16a是根据一些实施方式的包括半导体芯片100的半导体封装1000a的平面图，而图16b是半导体封装1000a的横截面图。图16b是沿着图16a的线iii-iii’截取的横截面图。上面参照图1至15b提供的描述将被简要提供或省略。
参照图16a和16b，半导体封装1000a可以包括半导体芯片100和玻璃基板301。半导体芯片100可以对应于图3的半导体芯片100，并由此半导体芯片100可以包括工艺图案130。但是，安装在玻璃基板301上的半导体芯片100不局限于图3的半导体芯片100。例如，图6、7a、7c、8a和8b的半导体芯片100a至100e中的任一个可以安装在玻璃基板301上作为半导体芯片100。
半导体封装1000a可以通过使用类似于图15a的半导体封装100的安装方法来实现。虽然图15a的半导体封装1000使用带式布线基板200作为安装基板，但是半导体封装1000a也可以使用玻璃基板301作为安装基板。另外，虽然包括cu的布线图案210和220形成在带式布线基板200上，但是包括透明铟锡氧化物(ito)的布线图案310和320也可以形成在玻璃基板301内。
在图15a的半导体封装1000内，半导体芯片100可以通过将半导体芯片100内形成的连接端子140经由热压缩结合直接结合到布线图案210和220而安装到带式布线基板200上。另一方面，在半导体封装1000a内，半导体芯片100可以通过使用粘性导电膜(acf)330而安装在玻璃基板301上。
如图15a所示的半导体封装1000的结构被称为膜上芯片(cof)封装结构，且半导体封装1000a的结构被称为玻璃上芯片(cog)封装结构。通常，诸如半导体封装1000a的cog封装可以用于将ddi安装在lcd装置内的玻璃基板301上的技术中。在这种情况下，如图16a所示，ddi可以安装到其上已经设置lcd面板350的玻璃基板301上。
图17是根据一些实施方式的包括半导体芯片100的半导体封装1000b的横截面图。上面参照图1至16b提供的描述将被简要提供或省略。
参照图17，半导体封装1000b可以包括半导体芯片100和带载体200a。半导体芯片100可以对应于图3的半导体芯片100，并由此半导体芯片100可以包括工艺图案130。但是，安装在带载体200a上的半导体芯片100不局限于图3的半导体芯片100。例如，图6、7a、7c、8a和8b的任一种半导体芯片100a至100e都可以作为半导体芯片100安装在带载体200a上。
半导体封装1000b类似于图15a的半导体封装1000。但是，半导体封装1000b可以不同于半导体封装1000在于半导体封装1000b使用带载体200a，取代带式布线基板200。带载体200a的基膜201a的厚度可以大于用在带式布线基板200中的基膜201的厚度，并如图17所示，开口op可以形成在半导体芯片100安装在其中的部分内。另外，多个狭缝孔可以形成在基膜201a内，以便于基膜201a的弯曲。
布线图案210a和220a形成在带载体200a的基膜201a上，且布线图案210a和220a可以通过粘结剂230连接到基膜201a。布线图案210a和220a可以设置成具有相对于基膜201a的开口op突出的结构。半导体芯片100可以经由连接端子140通过使用倒装芯片接合方法安装，并由此电连接到布线图案210a和220a。如图17中所示，随着半导体芯片100安装成容纳在开口op内，半导体芯片100可以安装在布线图案210a和220a的底表面上。但是，半导体芯片100可以安装到布线图案210a和220a的顶表面上。半导体封装1000b的结构被称为带载封装(tcp)，与图15a的半导体封装1000的结构和图16a的半导体封装1000a的结构不同。在图17中，附图标记‘150a’可以标识底部填充剂，并且附图标记‘250’可以标识阻焊剂。
图18是示出根据一些实施方式的显示设备10000的一部分的概念图。上面参照图1至17b提供的描述将被简要提供或省略。
参照图18，显示设备10000可以包括显示面板3000、栅极芯片封装1000g、数据芯片封装1000d和pcb2000。
显示面板3000可以包括下部基板3100和上部基板3200。下部基板3100可以包括栅极线3110、数据线3120、薄膜晶体管、像素电极等。上部基板3200可以具有小于下部基板3100的尺寸并可以堆叠在下部基板3100上，以面对下部基板3100，并可以包括黑矩阵、滤色器、公共电极等。液晶层(未示出)可以夹置在上部基板3200和下部基板3100之间。
栅极芯片封装1000g可以连接到下部基板3100内形成的栅极线3110，而数据芯片封装1000d可以连接到下部基板3100内形成的数据线3120。
多个驱动部件安装到pcb2000上。驱动部件是单芯片技术设计的半导体芯片，并由此可以一次分别向栅极芯片封装1000g和数据芯片封装1000d提供栅极驱动信号和数据驱动信号。
在其中显示实际图像的有效显示区域内，栅极线3110以规则间隔设置。但是，在对应于下部基板3100的边缘的非有效显示区域内，栅极线3110可以按照窄间隔设置，以形成一系列组，以便促进与栅极芯片封装1000g的连接。类似地，在其中显示实际图像的有效显示区域内，数据线3120以规则间隔设置。但是，在对应于下部基板3100的非有效显示区域内，数据线3120可以按照窄间隔设置，以便促进与数据芯片封装1000d的连接。
栅极芯片封装1000g可以将从pcb2000输出的栅极驱动信号传输到下部基板3100的薄膜晶体管。栅极芯片封装1000g可以包括参照图3、6、7a、7c、8a和8b描述的半导体芯片100和100a至100e中的至少一个作为栅极驱动芯片。例如，栅极芯片封装1000g可以具有图15a所示的半导体封装1000的结构或者图17所示的半导体封装1000b的结构。
数据芯片封装1000d可以分成第一数据芯片封装和第二数据芯片封装，所述第一数据芯片封装提供栅极驱动信号和数据驱动信号，而所述第二数据芯片封装提供数据驱动信号。第一和第二数据芯片封装中的每一个可以包括参照图3、6、7a、7c、8a和8b描述的半导体芯片100和100a至100e中的至少一个作为数据驱动芯片。例如，第一数据芯片封装和第二数据芯片封装可以具有图15a所示的半导体封装1000的结构或者图17所示的半导体封装1000b的结构。
第一数据芯片封装可以包括形成在基膜上的布线图案和电连接到布线图案的数据驱动芯片。一些布线图案可以连接到下部基板3100的第一栅极驱动信号传输线2100a，而没有连接到数据驱动芯片，并由此可以将从pcb2000输出的栅极驱动信号传输到栅极芯片封装1000g。剩余的布线图案可以连接到下部基板3100的数据线3120，同时连接到数据驱动芯片，并由此可以将从pcb2000输出的数据驱动信号传输到下部基板3100的薄膜晶体管。
类似于第一数据芯片封装，在第一数据芯片封装附近的第二数据芯片封装可以包括形成在基膜上的布线图案和电连接到布线图案的数据驱动芯片。第二数据芯片封装可以将从pcb2000输出的数据驱动信号传输到下部基板3100的薄膜晶体管。
第一栅极驱动信号传输线2100a可以设置在彼此最靠近的栅极芯片封装1000g和第一数据芯片封装之间的下部基板3100的边缘部分处。第一栅极驱动信号传输线2100a的一个端部可以朝向数据线3120延伸，且第一栅极驱动信号传输线2100a的另一端部可以朝向栅极线3110延伸。其他栅极驱动信号传输线，例如，与第一栅极驱动信号传输线2100a分离的第二和第三栅极驱动信号传输线2100b和2100c可以进一步设置在栅极线3100的组之间。
在显示设备10000中，从pcb2000向显示面板3000的信号供给可以通过利用如下方法执行。
当从外部信息处理设备，例如，计算机输出的图像信号被输入到pcb2000时，pcb2000产生对应于输入图像信号的栅极驱动信号和数据驱动信号。从pcb2000产生的数据驱动信号经由数据芯片封装1000d的布线图案被输入到数据驱动芯片，且输入到数据驱动芯片的数据驱动信号在数据驱动芯片中被处理。此后，被处理的数据驱动信号可以经由第一和第二数据芯片封装的布线图案被输入到下部基板3100的数据线3120。
在同时，从pcb2000产生的栅极驱动信号可以经由第一数据芯片封装的一些布线图案输入到下部基板3100的第一栅极驱动信号传输线2100a上。沿着第一栅极驱动信号传输线2100a输入的栅极驱动信号可以经由栅极芯片封装1000g的布线图案输入到栅极驱动芯片，并且输入到栅极驱动芯片的栅极驱动信号可以在栅极驱动芯片中被处理。此后，被处理的栅极驱动信号可以经由栅极芯片封装1000g的布线图案输入到下部基板3100的栅极线3110。
另外，沿着第一栅极驱动信号传输线2100a输入的一些栅极驱动信号可以经由第二栅极驱动信号传输线传输到相邻的栅极芯片封装1000g，而不由该栅极驱动芯片处理。通过上述过程，当栅极输出信号被施加到下部基板3100的栅极线3110上时，一行中的所有薄膜晶体管可以响应于栅极输出信号被导通，并由此，取决于薄膜晶体管的导通，施加到数据驱动芯片上的电压可以被快速输出到像素电极。结果，电场可以形成在像素电极和公共电极之间。夹置在上部基板3200和下部基板3100之间的液晶的布置由于电场的形成而可以被改变，并由此可以在外部显示预定图像信息。像素单元和信号线之间的连接结构在图19b中更详细示出。
如上所述，栅极芯片封装1000g和数据芯片封装1000d具有图15a的半导体封装1000的结构或者图17的半导体封装1000b的结构。但是，栅极芯片封装1000g的结构和数据芯片封装1000d的结构不局限于此。例如，栅极芯片封装1000g和数据芯片封装1000d可以具有cog封装结构，如同图16a的半导体封装1000a那样。
图19a是图18的显示设备10000的构造图，而图19b是图18的显示设备10000的电路图。图19a和19b更详细示出像素单元和信号线之间的连接结构。上面参照图1至18提供的描述将被简要提供或省略。
参照图19a，上面参照图3、6、7a、7c、8a和8b描述的半导体芯片100和100a至100e可以对应于显示设备10000的数据驱动器1100d和/或栅极驱动器1100g。数据驱动器1100d可以处理从时序控制器2100输出的数据信号。栅极驱动器1100g可以处理从时序控制器2100输出的扫描信号。
时序控制器2100、基准电压发生器2200、电源电压发生器2300和接口2400可以安装到pcb2000上。时序控制器2100可以产生数据信号、扫描信号和控制信号。基准电压发生器2200可以产生基准电压，该基准电压在数据驱动器1100d中用于产生对应于数据信号的颜色信号或图像信号。响应于控制信号，数据信号可以暂时存储或锁存在数据驱动器1100d中。此后，颜色信号或图像信号可以与从栅极驱动器1100g输出的扫描信号同步地输出到显示面板3000的数据线。栅极驱动器1100g可以依次输出扫描信号到显示面板3000的栅极线。电源电压发生器2300可以产生时序控制器2100和栅极驱动器1200a的电源电压。电源电压和基准电压可以彼此不同。
带式布线基板(参考图15a的带式布线基板200)可以将pcb2000电连接到显示面板3000。由于对应于数据驱动器1100d和/或栅极驱动器1100g的半导体芯片安装在带式布线基板上，可以实现图15a或图17中所示的半导体封装1000或1000b的结构。带式布线基板的输入布线图案可以通过连接端子，如凸块或焊料球电连接到pcb2000的基板焊盘。带式布线基板的输出布线图案可以通过连接端子电连接到显示面板3000的面板焊盘。
参照图19b，显示设备10000可以包括源极驱动电路单元1000ud、栅极驱动电路单元1000ug、时序控制器2100和显示面板3000。形成在多个源极线sl(或多个数据线)交叉多个栅极线gl的位置处的多个像素单元c可以形成在显示面板3000中。源极驱动电路单元1000ud和栅极驱动电路单元1000ug可以连接到像素单元c中的子像素，且可以通过向子像素施加源极驱动信号和栅极驱动信号而依次驱动子像素。时序控制器2100可以产生数据信号、扫描信号、控制信号等，并控制源极驱动电路单元1000ud和栅极驱动电路单元1000ug。
源极驱动电路单元1000ud可以对应于图18的所有数据芯片封装1000d，而栅极驱动电路单元1000ug可以对应于图18的所有栅极芯片封装1000g。于是，源极驱动电路单元1000ud可以包括多个源极驱动芯片sd，而栅极驱动电路单元1000ug可以包括多个栅极驱动芯片gd。源极驱动芯片sd和栅极驱动芯片gd中的每一个可以具有参照图3、6、7a、7c、8a和8b描述的半导体芯片100和100a至100e中任一个的结构。
图20是示出根据一些实施方式的制造半导体芯片的工艺的流程图，而图21a至21d是对应于图20的制造工艺的操作的概念图。上面参照图1至19b提供的描述将简要提供或省略。
参照图20、21a和21b，电路图案和工艺图案通过利用光刻工艺形成在晶片wa上(操作s110)。电路图案可以形成在晶片wa内包含的多个主芯片100wa中。例如，电路图案可以是形成在图3的半导体芯片100的电路区域110内的驱动电路单元。但是，电路图案不局限于驱动电路单元。工艺图案可以是在划线内形成的工艺图案，和形成在主芯片100wa内的工艺图案(参照图3的工艺图案130)。
光刻工艺可以通过曝光设备500来执行，如图21a所示。曝光设备500可以包括用于执行曝光的曝光单元510和用于控制曝光单元510的曝光操作的控制单元520。在曝光单元510内可以设置掩膜513，从光源511提供的曝光光线透过该掩膜513。具有掩膜513内形成的图案布局的图像的曝光光线可以借助于投影透镜515入射到工作台内设置的晶片wa上。允许工艺图案130包括在主芯片100wa内的布局图案可以形成在掩膜513内。
操作s110的光刻工艺可以包括通过执行各种半导体工艺，如沉积、蚀刻、离子注入和清洁以及经由曝光设备500的曝光工艺而在晶片wa上形成图案的工艺。在晶片wa上形成图案的工艺可以是在晶片wa的主芯片100wa内形成电路图案和工艺图案130的工艺以及在划线s/l内形成不同工艺图案的工艺。
回来参照图20，电极焊盘(参照图3的电极焊盘120)形成在晶片wa的每一个主芯片100wa内(操作s120)。电极焊盘可以在不利用对准标志，例如工艺图案130的情况下形成。于是，如图13a至14所示，工艺图案130的顶部金属层(参照图13b的顶部金属层132t)可以被省略。如果工艺图案130必须用在电极的形成中，顶部金属层可以形成为小于下部金属层。以这种方式，通过省略顶部金属层或将顶部金属层形成为小于下部金属层，可以减少或最小化毛刺的产生。
参照图20和21b，诸如凸块的连接端子(参照图13a的连接端子120)形成在电极焊盘上(操作s130)。具体地说，输入连接端子140in可以形成在输入电极焊盘(参照图3的输入电极焊盘120in)上，且输出连接端子140out可以形成在输出电极焊盘(参照图3的输出电极焊盘120out)上。连接端子例如可以包括金凸块。但是，连接端子140的材料不局限于金凸块。例如，连接端子可以包括具有相对高导电率的铝、铜、或银。
在形成连接端子之后，晶片wa的厚度或者主芯片100wa的厚度可以具有与原始晶片的厚度相同的第一厚度t1。
参照图20和21c，在形成连接端子之后，晶片wa的后侧被研磨并抛光(操作s140)。通过研磨和抛光晶片wa的后侧，晶片wb可以减薄并由此晶片wb内的主芯片100wa也可以被减薄。例如，在晶片wa的后侧被研磨和抛光之后，晶片wb的厚度或者主芯片100wa的厚度可以具有第二厚度t2，该第二厚度小于晶片wa的第一厚度t1。
晶片wa的后侧研磨和抛光可以通过将晶片wa固定在后侧处理设备600的旋转卡盘610上使得晶片wa的后侧面朝上并然后利用旋转心轴650处理晶片wa的后侧来执行。接着，通过利用树脂涂覆被研磨和抛光的晶片wb的后侧，被研磨和抛光的晶片wb可以被保护免受外部物理和化学损坏。在图21c中，晶片wb的前表面被示为面朝上，以对应于主芯片100wb的放大图。参照图20和21d，在晶片wa的后侧研磨和抛光之后，主芯片100wb通过切割工艺被个体化(操作s150)。切割工艺可以通过使用具有金刚石刀片的切割器或刀片700来执行。在通过切割工艺切割晶片wb之前，研磨和抛光的晶片wb可以稳定定位在固定框架的粘性膜上。粘性膜也可以固定主芯片，正如它们在晶片wb的切割之后那样。去离子(di)水可以在晶片wb的切割工艺中被喷洒，并且通过以高速旋转金刚石刀片并由此在x和y方向上切割晶片wb，主芯片可以彼此分离。被分离的主芯片，即，个体化的半导体芯片中的每一个可以是图3的半导体芯片100。被分离的主芯片，即，个体化的半导体芯片中的每一个可以是图6、7a、7c、8a和8b中的半导体芯片100a至100e中的任一种。
半导体封装1000、1000a或1000b可以通过将单个半导体芯片安装在带式布线基板(参照图15a的带式布线基板200)、玻璃基板(参照图16a的玻璃基板301)或者带载体(参照图17的带载体200a)上来制造。
虽然已经参照本发明构思的实施方式具体图示和描述的本发明构思，但是将理解的是在不背离所附权利要求书的精髓和范围的前提下，可以在形式和细节上做出各种变化。
本申请要求2015年11月24日在韩国知识产权局提交的韩国专利申请第10-2015-0164836号的权益，该在先申请的公开内容通过引用全部结合于此。