改善晶片表面平坦均匀性的方法与流程

本发明涉及半导体制作工艺技术，特别是涉及一种改善晶片表面平坦均匀性的方法。

背景技术：

随着半导体集成电路技术不断地改进，半导体芯片具有更小且更复杂的电路设计。由于产品创新的要求，每个芯片区域中的功能器件的数量和密度不断增加。

半导体芯片中包括许多的半导体电子元件，例如，晶体管，通过内连线结构进行互连，构成完整的功能电路。

由于晶片表面上有许多不同的结构图案，图案密度的差异使得沉积于晶片表面上的材料层产生表面平坦均匀性不佳的问题，进而影响到元件的电性表现。因此，该技术领域仍需要一种改良的方法，可以解决上述问题。

技术实现要素：

本发明的主要目的在于提供一种改善晶片表面平坦均匀性的方法，以解决先前技术的不足与缺点。

本发明公开一种改善晶片表面平坦均匀性的方法。首先提供一晶片，其上具有一第一区域及一第二区域。第一区域与第二区域具有不同的图案密度。再于晶片上形成一导电层，例如钨，然后于导电层上形成一缓冲层，例如氮化钛。接着，对缓冲层进行一研磨制作工艺，直到显露出导电层。再进行一蚀刻制作工艺，蚀刻掉部分的导电层与剩余的缓冲层。接着，图案化导电层，在第一区域形成多个接触垫图案。

根据本发明一实施例，上述蚀刻制作工艺对导电层与剩余的缓冲层有相同的蚀刻速率。

附图说明

图1至图5为根据本发明一实施例所绘示的一种改善晶片表面平坦均匀性的方法。

其中，附图标记说明如下：

10 半导体晶片

101 第一区域

102 第二区域

110 间隙

112 间隙

120 导电层

120a 第一导电层

120b 第二导电层

121 凹陷结构

122 凹陷结构

130 缓冲层

130a 剩下的缓冲层

130b 剩下的缓冲层

220 接触垫图案

230 线路图案

具体实施方式

在本发明的以下详细描述中，所参考的附图也构成说明书的一部分，其例示出可具体实践本发明的实施例。这些实施例已描述足够的细节以使本领域的技术人员能够实践本发明。其它实施例可以被利用，并且可以做出结构，逻辑和电性上的变化而不脱离本发明的范围。下面的详细说明，因此，不被视为具有限制意义，并且本发明的范围是由所附权利要求而定。

在进一步的描述优选实施例之前，以下先针对全文中使用的特定用语进行说明。

用语“蚀刻”在本文中通常用来描述图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。举例来说，蚀刻硅的方法通常包括在硅上面图案化一光致抗蚀剂层，然后从不被光致抗蚀剂层保护的区域去除硅。因此，在蚀刻过程完成，由光致抗蚀剂保护的区域的硅会留下。然而，在另一实例中，蚀刻也可以指不使用光致抗蚀剂的方法，但在蚀刻过程完成后仍留下至少一部分的材料。

上面的说明用来从区分“蚀刻”及“去除”。当“蚀刻”一材料，该材料的至少一部分在处理结束后被保留。与此相反，“去除”材料时，基本上所有的材料是在过程中除去。然而，在一些实施例中，“去除”被认为是一个广义的用语，可以包括蚀刻。

全文中所描述的“基底”、“半导体晶片”或“晶片”，最常见的应该是硅基底或硅晶片。然而，“基底”或“晶片”也可以是指任何半导体材料，例如锗、砷化镓、磷化铟等。在其它实施例的，“基底”或“晶片”可以是不导电的，例如玻璃或蓝宝石晶片。

全文中所描述的“晶片表面”可以指制作工艺过程中的晶片表面，其上已形成半导体元件或半导体材料。然而，“晶片表面”可以指任何阶段的晶片表面，例如已完成所有集成电路制作工艺(包括封装)的晶片。

本发明公开一种改善晶片表面平坦均匀性的方法。在现代集成电路设计中，应用了许多先进技术以实现纳米级特征尺寸，其中平坦化技术扮演着关键的角色。平坦化制作工艺是在制造多层IC期间，在形成各连续层后随之进行的步骤。平坦化制作工艺可以确保晶片表面的平坦，如此才能够以高良率精确的制造出所要的IC芯片。

请参阅图1至图5，其为根据本发明一实施例所绘示的一种改善晶片表面平坦均匀性的方法。首先，如图1所示，提供一晶片10，其上具有至少一第一区域101及一第二区域102，其中第一区域101与第二区域102具有不同的图案密度。

根据本发明一实施例，晶片10可以包含一硅基底(图未示)，其上可以形成有电路元件，例如晶体管或存储器元件等等。为简化说明，这些电路元件并未被绘示出来。

根据本发明一实施例，在第一区域101可以形成有多个间隙110，而在第二区域102形成有多个间隙112。举例来说，第一区域101可以是一高密度动态随机存取存储器(DRAM)阵列区，而第二区域102可以是一周边电路(peripheral circuit)区。其中，间隙110可以是存储节点(storage node)接触洞。

接着，在晶片10上全面沉积一导电层120。根据本发明一实施例，导电层120可以包含钨，但不限于此。根据本发明一实施例，导电层120可以利用化学气相沉积(chemical vapor deposition,CVD)制作工艺形成，或者，可以利用物理气相沉积(physical vapor deposition,PVD)制作工艺形成。

举例来说，可以先以CVD制作工艺形成一第一导电层120a，例如CVD钨金属层，填入间隙110及112中，再以PVD制作工艺沉积一第二导电层120b，例如PVD钨金属，其中第二导电层120b的阻值小于第一导电层120a的阻值。

根据本发明一实施例，由于第一区域101与第二区域102具有不同的图案密度，导电层120的表面会在第一区域101与第二区域102分别有凹陷结构121及122。根据本发明一实施例，导电层120的厚度可以约略介于550埃至600埃之间，但不限于此。

如图2所示，接着于导电层120上形成一缓冲层130。根据本发明一实施例，缓冲层130可以是一氮化钛层，根据本发明一实施例，缓冲层130可以利用化学气相沉积(CVD)制作工艺形成，或者，可以利用物理气相沉积(PVD)制作工艺形成。

根据本发明一实施例，缓冲层130的厚度可以约略介于200埃至300埃之间，但不限于此。

如图3所示，接着对缓冲层130进行一研磨制作工艺，例如，化学机械研磨(chemical mechanical polishing,CMP)制作工艺。根据本发明一实施例，上述研磨制作工艺对缓冲层130具有较高的研磨速率，而对下方的导电层120具有较低的研磨速率。研磨制作工艺可以继续进行直到显露出导电层120的表面才停止，换言之，导电层120于化学机械研磨制作工艺是作为一研磨停止层。

根据本发明一实施例，上述研磨制作工艺中，导电层120对缓冲层130的选择比可以是至少30，使得研磨可以停止在导电层120表面，而不会明显研磨掉导电层120。剩下的缓冲层130a填入在凹陷结构121中，而剩下的缓冲层130a填入在凹陷结构122中，此时构成一高平坦度的表面。

如图4所示，接着进行一蚀刻制作工艺，蚀刻掉部分的导电层120与剩余的缓冲层130a及130b。根据本发明一实施例，上述蚀刻制作工艺对导电层120与剩余的缓冲层130a及130b有相同的蚀刻速率。经过上述蚀刻制作工艺后，剩余的导电层120具有相当均匀且均一的厚度，且表面平坦度高。

如图5所示，接着进行一图案化制作工艺，例如，光刻制作工艺及蚀刻制作工艺，将导电层120图案化，例如，在第一区域101中形成接触垫图案220，在第二区域102中形成线路图案230。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。