本实用新型涉及一种半导体晶圆,尤其是涉及一种具有三维结构的半导体晶圆。
背景技术:
公知的,用于半导体芯片制造的晶圆材料主要是单晶外延片和单晶抛光片,外延片是在单晶抛光片也就是衬底层上生长一层外延层,衬底层主要起支撑作用,外延层用于制造半导体芯片,高电压半导体芯片需要更厚的外延层厚度,随着外延层厚度的增加,不仅成本大幅度提高,其缺陷密度也随之增加,不能满足新型高压大功率半导体芯片制造的需要,并且衬底层对半导体芯片性能也有限制作用。
以硅为代表的半导体材料具有硬而脆的特性,单晶外延片和单晶抛光片都必须有一定的厚度以增加其强度,在半导体芯片制造过程中都须要经过减薄过程,以移除多余的厚度,这样就造成该过程不仅成本高而且工艺难度大。
随着节能降耗要求越来越高,对半导体器件的电压和功耗要求也越来越高,半导体器件的工作电压要求逐步提升到6500V甚至更高,而基于外延片制造的半导体器件电压一般不超过1700V,外延片的局限性表现明显,受限于传统半导体晶圆材料的固有特性,半导体器件功耗的瓶颈不能得到有效的大幅度的降低;另外,功率半导体制造逐渐走进高集成度的亚微米CMOS时代,但是,基于目前主流半导体晶圆材料,亚微米CMOS制作工艺与新型高压大功率器件所必需的三维“深PN结”结构从根本上无法兼容,成为高性能功率半导体持续发展的关键瓶颈。
技术实现要素:
为了克服背景技术中的不足,本实用新型公开了一种具有三维结构的半导体晶圆,本实用新型通过在半导体晶圆上设有连接层和导通层,以达到提高半导体性能的目的。
为了实现所述实用新型目的,本实用新型采用如下技术方案:
一种具有三维结构的半导体晶圆,包括半导体晶圆、连接层、导通层和保护层,导通层上设有保护层,在半导体晶圆上设有连接层和导通层,连接层和导通层设置在半导体晶圆的任意面上。
所述半导体晶圆为圆柱型结构。
所述连接层至少为一层,连接层设置在半导体晶圆的底面或侧面上。
所述连接层由若干根连接体构成,每根连接体的一端插入到半导体晶圆内,每根连接体的另一端与半导体晶圆的底面相平齐。
所述连接体为棱柱型、圆柱型、圆型或椭圆型结构,连接体在半导体晶圆内呈阵列结构进行排列。
所述导通层设置在半导体晶圆的任一底面上。
所述保护层设置在导通层的外侧面上。
由于采用了上述技术方案,本实用新型具有如下有益效果:
本实用新型所述的一种具有三维结构的半导体晶圆,包括半导体晶圆、连接层、导通层和保护层,通过在半导体晶圆上设有连接层和导通层,以达到提高半导体性能的目的,不仅可以替代单晶外延片等二维结构半导体晶圆材料,还可以为新型半导体器件提供全新的设计基础;
1、在半导体晶圆上形成了承担高电压的三维“深结”结构即连接层,解决了功率半导体芯片亚微米CMOS工艺和“深PN结”结构的工艺矛盾,可以简化功率半导体芯片的制造流程并降低其制造难度;
2、有效提高半导体芯片的电流密度,基于本实用新型的半导体芯片比传统半导体芯片功耗可降低30%以上;
3、降低半导体晶圆高阻区的缺陷密度,大幅降低半导体芯片的漏电流,基于本实用新型的半导体芯片比传统半导体芯片漏电流可降低1-2个数量级;4、提高功率半导体的二次击穿耐量,基于本实用新型的半导体芯片比传统半导体芯片提高二次击穿耐量50%以上,从根本上提高器件的抗烧毁能力;
5、由于连接层的作用,可大幅度降低半导体晶圆“超薄”要求,解决了基于传统半导体晶圆背面金属化时的超薄片加工技术难题;
6、三维结构可以大幅度减少半导体晶圆热应力,半导体晶圆更平坦且具有韧性,在半导体芯片制造过程中不易碎裂。
7、三维半导体晶圆各项参数可控性好,电阻率在0.5-2000Ω.cm范围内可选,电阻率偏差可控制在±5%以内,面内电阻率不均匀性可控制在6%以内;总厚度在150-2000μm范围内可选;半导体晶圆高阻区厚度在10-1000μm范围内可定制,半导体晶圆高阻区厚度偏差可控制在±2.5μm以内。
8、基于本实用新型制造的半导体器件,可以实现6500V、7200V、8500V及更高的工作电压,即可以用于制造工作电压从几个伏特到上万伏特的各类半导体器件。
本实用新型实用性强,使用起来比较简单,控制方案严密、协调、效果好、设计巧妙,易于实施,在极大的提高半导体性能的同时也极大的方便了客户的使用。
【附图说明】
图1为本实用新型的立体结构拆分示意图;
图2为本实用新型的N-/N+/N+型三维半导体晶圆立体结构拆分示意图;
图3为本实用新型的N-/P+/P+型三维半导体晶圆立体结构拆分示意图;
图4为本实用新型的N-/N+/P+型三维半导体晶圆立体结构拆分示意图;
图5为本实用新型的N-/P+/N+型三维半导体晶圆立体结构拆分示意图;
图6为本实用新型的P-/P+/P+型三维半导体晶圆立体结构拆分示意图;
图7为本实用新型的P-/N+/N+型三维半导体晶圆立体结构拆分示意图;
图8为本实用新型的N-/正面P+/N+型三维半导体晶圆立体结构拆分示意图;
图9为本实用新型的N-/正面P+/底面N+/N+型三维半导体晶圆立体结构拆分示意图;
图中:1、半导体晶圆;2、连接体;3、导通层;4、保护层。
【具体实施方式】
通过下面的实施例可以详细的解释本实用新型,公开本实用新型的目的旨在保护本实用新型范围内的一切技术改进。
结合附图1所述的一种具有三维结构的半导体晶圆,包括半导体晶圆1、连接层、导通层3和保护层4,导通层3上设有保护层4,在半导体晶圆1上设有连接层和导通层3,连接层2和导通层3设置在半导体晶圆1的任意面上;所述半导体晶圆1为圆柱型结构;所述连接层至少为一层,连接层设置在半导体晶圆1的底面或侧面上;所述连接层由若干根连接体2构成,每根连接体2的一端插入到半导体晶圆1内,每根连接体2的另一端与半导体晶圆1的底面相平齐;所述连接体2为棱柱型、圆柱型、圆型或椭圆型结构,连接体2在半导体晶圆1内呈阵列结构进行排列;所述导通层3设置在半导体晶圆1的任一底面上;所述保护层4设置在导通层3的外侧面上。
本实用新型所述的一种具有三维结构的半导体晶圆,根据不同功率半导体的种类,本实用新型专利中具有三维结构的半导体晶圆1、连接层、导通层3部分的导电类型可分别选定为N型或P型,其中半导体晶圆1的任一底面可以根据芯片的要求进行制造;
结合附图2,实施例1, N-/N+/N+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区,即N-区;连接层是导电型号为N型的高浓度区,即N+区,阵列状分布的连接体2一端植入半导体晶圆1内部,另一端在半导体晶圆1的底面通过导通层3互相连接;导通层3是导电型号为N型的高浓度区,即N+区,在半导体晶圆1背面的导通层3上设置有保护层4,此类三维半导体晶圆1主要适用于MOSFET与FRD的制造,通过独特的三维结构连接体的设计和实现,可以增加MOSFET芯片的电流密度,其功率损耗可以降低30%以上,进而可以有效缩小芯片的版图面积,降低芯片综合成本;还可以增大FRD芯片软度因子。
结合附图3,实施例2,N-/P+/P+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区,即N-区,连接层是导电型号为P型的高浓度区,即P+区,阵列状分布的连接体2一端植入半导体晶圆1内部,另一端在半导体晶圆1的底面通过导通层3互相连接;导通层3是导电型号为P型的高浓度区,即P+区,在半导体晶圆1背面的导通层3上设置有保护层4,此类三维半导体晶圆主要适用于IGBT的制造,采用三维半导体晶圆制造IGBT芯片时,减少了传统IGBT芯片制造工艺中背面金属化前的繁琐的晶圆减薄与P+注入等工艺流程,IGBT芯片的制造流程与VDMOS芯片完全一致,这样IGBT芯片的制造得以简化、优化且容易实现,即拥有VDMOS芯片生产能力的产线就可以生产IGBT芯片,这既可以减少IGBT专用生产线的资金投入,也能提高芯片的成品率,更加有利于IGBT的发展与应用普及。
结合附图4,实施例3,N-/N+/P+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区,即N-区,连接层是导电型号为N型的高浓度区,即N+区,阵列状分布的连接体2一端植入半导体晶圆1内部,另一端在半导体晶圆1的底面通过导通层3互相连接,导通层3是导电型号为P型的高浓度区,即P+区,在半导体晶圆1背面的导通层3上设置有保护层4;此类三维半导体晶圆主要适用于阳极并联IGBT的制造。采用该型三维半导体晶圆制造的阳极并联IGBT,具有卓越的高速开关性能,开关频率可达50KHZ;具有更低的功率损耗和更高的效率。
结合附图5,实施例4,N-/P+/N+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区,即N-区,连接层是导电型号为P型的高浓度区,即P+区,阵列状分布的连接体2一端植入半导体晶圆1内部,另一端在半导体晶圆1的底面通过导通层3互相连接;导通层3是导电型号为N型的高浓度区,即N+区,在半导体晶圆1的背面的导通层3上设置有保护层4;此类三维半导体晶圆主要适用于N沟道增强型MOSFET和新型FRD芯片的制造。采用该型三维半导体晶圆制造的N沟道增强型MOSFET芯片功率损耗可以降低30%以上,二次击穿耐量可以50%以上。
结合附图6,实施例5,P-/P+/P+型三维半导体晶圆
半导体晶圆1是导电型号为P型的高阻区,即P-区,连接层是导电型号为P型的高浓度区,即P+区,阵列状分布的连接体2一端植入半导体晶圆1内部,另一端在半导体晶圆1的底面通过导通层3互相连接,导通层3是导电型号为P型的高浓度区,即P+区,在半导体晶圆1背面的导通层3上设置有保护层4;此类三维半导体晶圆主要适用于P沟道增强型MOSFET和GTR的制造。
结合附图7,实施例6,P-/N+/N+型三维半导体晶圆
半导体晶圆1是导电型号为P型的高阻区,即P-区,连接层是导电型号为N型的高浓度区,即N+区,阵列状分布的连接体2一端植入半导体晶圆1内部,另一端在半导体晶圆1的底面通过导通层3互相连接,导通层3是导电型号为N型的高浓度区,即N+区,在半导体晶圆1背面的导通层3上设置有保护层4;此类三维半导体晶圆主要适用于Cool MOS的制造,Cool MOS相对于传统Power MOS导通电阻降低3-5倍,但是制作极其复杂,需要做十余次离子注入和外延,技术难度大,成本特别高,采用该型三维半导体晶圆制造Cool MOS芯片时,直接形成承担高电压的阵列分布的三维结构,可以简化Cool MOS芯片制造的复杂流程,降低其制造难度,实现Cool MOS制造的技术突破。
结合附图8,实施例7,N-/正面P+/N+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区,即N-区,连接层是导电型号为P型的高浓度区,即P+区,阵列状分布的连接体2一端植入半导体晶圆1内部,另一端在与半导体晶圆1正面相平齐,导通层3是导电型号为N型的高浓度区,即N+区,在半导体晶圆1背面的导通层3上设置有保护层4;此类三维半导体晶圆主要适用于Cool MOS的制造,定制化的三维半导体晶圆制造Cool MOS芯片可以降低其制造难度,大幅度降低芯片成本,在应用端形成更好的性价比优势。
结合附图9,实施例8,N-/正面P+/底面N+/N+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区,即N-区,正面的连接层是导电型号为P型的高浓度区,即P+区,阵列状分布的连接体2一端植入半导体晶圆1内部,另一端在与半导体晶圆1正面相平齐,半导体晶圆1背面的连接层是导电型号为N型的高浓度区,即N+区,阵列状分布的连接体2一端植入半导体晶圆1内部,另一端在半导体晶圆1的底面通过导通层3互相连接,导通层3是导电型号为N型的高浓度区:记为N+,在半导体晶圆1背面的导通层3上设置有保护层4,此类三维半导体晶圆主要适用于COOL MOS、功率集成电路的制造,该型三维半导体晶圆可以降低芯片制造难度,进一步降低功率损耗10%以上,可以增强芯片机械性能、降低制程破损率10%以上,还可以为晶圆两面上的芯片电路的设计与制造提供基础。
本实用新型未详述部分为现有技术,尽管结合优选实施方案具体展示和介绍了本实用新型,具体实现该技术方案方法和途径很多,以上所述仅是本实用新型的优选实施方式,但所属领域的技术人员应该明白,在不脱离所附权利要求书所限定的本实用新型的精神和范围内,在形式上和细节上可以对本实用新型做出各种变化,均为本实用新型的保护范围。