本发明涉及碳化硅外延基板及碳化硅半导体装置。
背景技术：
碳化硅单晶具有大的绝缘破坏电场强度及高的热导率等优异的物性。因此，就代替以往作为半导体材料而广泛地使用的硅而使用碳化硅的半导体装置、即碳化硅半导体装置而言,作为高性能的半导体装置、特别是功率器件，受到期待。在碳化硅中，即使是同一化学式，也存在结晶结构不同的结晶多型(所谓的2h、3c、4h、6h、8h、15r型等)。这些中，4h型的碳化硅适于处理大电压这样的功率器件的用途。其中，“h”表示结晶多型为六方晶系(hexagonal)，“4”表示为由si(硅)和c(碳)构成的2原子层层叠4次的单元结构。4h型的碳化硅特别是具有作为适合功率器件的基板的材料的优点。具体地，其带隙大到3.26ev，另外，在与c轴平行的方向和垂直的方向上的电子迁移率的各向异性小。
就碳化硅单晶基板而言,一般采用通过使含有si及c的原料在坩埚内升华而进行种晶上的结晶生长的手法(升华再结晶法)来制造。为了以高成品率由1个基板得到尽可能多的碳化硅半导体装置，要求碳化硅单晶基板的整体为具有单一的结晶多型的均一的结晶。为了在满足这样的必要条件、并提高生产率，一直努力使基板的尺寸变大。已市售的基板的直径以往为100mm(4英寸)以下，但现在已增大至150mm(6英寸)。
在碳化硅半导体装置的制造中，使用具有碳化硅单晶基板和在其上方通过外延生长所设置的碳化硅层的碳化硅外延基板。就外延生长而言，典型地采用使用有含有si原子及c原子的原料气体的化学气相沉积(cvd)法来进行。外延层的至少一部分作为形成半导体元件结构的活性层来使用。通过调整活性层的杂质浓度及厚度，调整半导体装置的耐电压及元件电阻。具体地，活性层中的杂质浓度越低，另外，活性层的厚度越大，则得到越具有高的耐电压的半导体装置。
就市售的碳化硅单晶基板而言，与硅单晶基板等相比，高密度地具有结晶缺陷。就结晶缺陷而言，由于在外延生长时从单晶基板向外延生长层(即至活性层)传播，可对碳化硅半导体装置的动作产生不良影响。作为碳化硅的代表性的结晶缺陷，可列举出贯穿螺旋位错、贯穿刃型位错、基底面位错、层叠缺陷等。基底面位错分解为2个部分位错，在它们之间伴有层叠缺陷。该层叠缺陷在将pin二极管等双极器件在正向上通电时，捕集注入的载流子的同时使其面积扩大。已知因此引起器件的正向电压下降的增大(例如，参照非专利文献1：journalofappliedphysics99，011101(2006))。以下将该现象称为“通电劣化”。另外，本说明书内的“基底面位错”的表示包括上述“2个部分位错”的含义。
已知：在表面具有从(0001)面倾斜几度的面的碳化硅基板中的基底面位错的许多在利用cvd法的外延生长时转换为对器件的影响程度更低的贯穿刃型位错。由于抑制上述的通电劣化，因此为了使基板中的基底面位错在外延生长时进行贯穿刃型位错转换的比例(转换率)提高，进行了各种的搭配。
例如，根据日本特开2007-250693号公报(专利文献1)，在第1外延生长层的中途形成具有3×1019cm-3以上的杂质浓度的第2外延生长层。在第2外延生长层中结晶变形急剧地变大。根据上述公报，记载有：通过改变位错的方向性，可转换为对电特性难以产生不良影响的位错。但是，在该方法中，形成具有高杂质浓度的第2外延生长层的本身就可成为产生层叠缺陷的主要原因(例如参照非专利文献2：physicab376-377，338(2006))。另外，在第1外延生长层与第2外延生长层之间的杂质浓度分布的急剧的变化可使基底面位错重新产生。因此，实际上该方法的有效性低。
另外，例如，根据日本特开2008-74661号公报(专利文献2)，公开有在碳化硅单晶基板上方具有抑制基底面位错密度的抑制层和在抑制层上方所形成的活性层的碳化硅外延基板。抑制层具有氮浓度向活性层侧以阶梯状减小的结构。
现有技术文献
专利文献
专利文献1：日本特开2007-250693号公报
专利文献2：日本特开2008-74661号公报
非专利文献
非专利文献1：journalofappliedphysics99，011101(2006)
非专利文献2：physicab376-377，338(2006)
技术实现要素：
发明要解决的课题
本发明人对上述的日本特开2008-74661号公报中记载的方法进行了研究，结果，虽然碳化硅外延基板中的活性层的基底面位错密度受到抑制，但使用该基板所制作的双极器件的通电劣化没有充分地受到抑制。
予以说明，本说明书中的“双极器件”除了只进行双极动作的器件以外，也包含进行双极动作和单极动作的器件。因此，即使是一般多被划分为单极器件的mosfet(metaloxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)，在其寄生pin二极管作为双极元件来动作的情况下，也相当于本说明书中的“双极器件”。这样的寄生pin二极管常常作为mosfet的内藏二极管被有效利用。
本发明为了解决以上的课题而完成，其目的是提供能够抑制双极动作时的通电劣化的碳化硅外延基板及碳化硅半导体装置。
用于解决课题的手段
本发明的碳化硅外延基板具有：一导电型的碳化硅单晶基板、上述一导电型的第1碳化硅层、上述一导电型的第2碳化硅层和上述一导电型的第3碳化硅层。碳化硅单晶基板具有第1杂质浓度。第1碳化硅层设置在碳化硅单晶基板上方，具有比第1杂质浓度低的第2杂质浓度。第2碳化硅层设置在第1碳化硅层上方，具有比第1杂质浓度高的第3杂质浓度。第3碳化硅层设置在第2碳化硅层上方，具有比第2杂质浓度低的第4杂质浓度。
本发明的碳化硅半导体装置具有：一导电型的碳化硅单晶基板、上述一导电型的碳化硅单晶基板、上述一导电型的第1碳化硅层、上述一导电型的第2碳化硅层、上述一导电型的第3碳化硅层和与上述一导电型不同的导电型的第4碳化硅层。碳化硅单晶基板具有第1杂质浓度。第1碳化硅层设置在碳化硅单晶基板上方，具有比第1杂质浓度低的第2杂质浓度。第2碳化硅层设置在第1碳化硅层上方，具有比第1杂质浓度高的第3杂质浓度。第3碳化硅层设置在第2碳化硅层上方，具有比第2杂质浓度低的第4杂质浓度。第4碳化硅层设置在第3碳化硅层上方。
予以说明，在上述中，就“在碳化硅单晶基板上方设置”的词句而言，只要不伴有特别的记载，则可意味着在碳化硅单晶基板上方直接设置和在单晶基板上方隔着某些层而设置的任意者。“在第1碳化硅层上方设置”、“在第2碳化硅层上方设置”和“在第3碳化硅层上方设置”的词句也表示同样的意思。
发明的效果
根据本发明的碳化硅外延基板，在用于制造碳化硅外延基板的外延生长时，碳化硅单晶基板中的基底面位错被第1碳化硅层转换为贯穿刃型位错。由此，外延生长时基底面位错向第3碳化硅层中的传播受到抑制。进而，在使用有该碳化硅外延基板的碳化硅半导体装置的双极动作时，从第1碳化硅层向第3碳化硅层的基底面位错的伸长被第2碳化硅层妨碍。因此，在双极动作时，能够抑制第3碳化硅层中的基底面位错的伸长及扩大所引起的通电劣化。
根据本发明的碳化硅半导体装置，在用于制造碳化硅外延基板的外延生长时，碳化硅单晶基板中的基底面位错被第1碳化硅层转换为贯穿刃型位错。由此，在外延生长时基底面位错向第3碳化硅层中的传播受到抑制。进而，在利用由第4碳化硅层、第3碳化硅层和碳化硅单晶基板的层叠结构所产生的pin结构的双极动作时，从第1碳化硅层向第3碳化硅层的基底面位错的伸长被第2碳化硅层妨碍。因此，在双极动作时，能够抑制第3碳化硅层中的基底面位错的伸长和扩大所引起的通电劣化。
本发明的目的、特征、方面和优点通过以下的详细说明和附图将变得更为清楚。
附图说明
图1为概略地表示本发明的实施方式1中的碳化硅半导体装置的构成的截面图。
图2为概略地表示本发明的实施方式1中的碳化硅外延基板的构成的截面图。
图3为概略地表示比较例的碳化硅外延基板的构成的截面图。
图4为表示比较例的碳化硅半导体装置的双极动作时的碳化硅外延基板中的基底面位错的伸长的样子的部分截面图。
图5为表示图1的碳化硅半导体装置的双极动作时的碳化硅外延基板中的基底面位错的伸长的样子的部分截面图。
图6为概略地表示本发明的实施方式1中的第1变形例的碳化硅半导体装置的构成的截面图。
图7为概略地表示本发明的实施方式1中的第2变形例的碳化硅半导体装置的构成的截面图。
图8为概略地表示本发明的实施方式2中的碳化硅外延基板的构成的截面图和表示其示意的杂质浓度分布的图。
图9为概略地表示本发明的实施方式3中的碳化硅外延基板的构成的截面图和表示其示意的杂质浓度分布的图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。予以说明，以下的附图中在同一或相当的部分标注同一附图标记，不再重复其说明。
＜实施方式1＞
参照图1及图2，就本实施方式的pin二极管100(碳化硅半导体装置)而言，使用碳化硅外延基板51来制造。换言之，pin二极管100具有碳化硅外延基板51。碳化硅外延基板51具有：n型(一导电型)的碳化硅单晶基板10、n型的第1碳化硅层21、n型的第2碳化硅层22和n型的第3碳化硅层23(活性层)。第1碳化硅层21设置在碳化硅单晶基板10上方。第1碳化硅层21可直接设置在碳化硅单晶基板10上方。第2碳化硅层22设置在第1碳化硅层21上方。第2碳化硅层22可直接设置在第1碳化硅层21上方。第3碳化硅层23设置在第2碳化硅层22上方。第3碳化硅层23可直接设置在第2碳化硅层22上方。就第1碳化硅层21、第2碳化硅层22及第3碳化硅层23而言，为通过碳化硅单晶基板10上方的外延生长所形成的外延层。外延生长可通过cvd法来进行。
碳化硅单晶基板10具有第1杂质浓度。第1杂质浓度优选为5×1017cm-3以上且1×1019cm-3以下。第1碳化硅层21具有比第1杂质浓度低的第2杂质浓度。第2杂质浓度优选以如下方式选择：在外延生长中从碳化硅单晶基板10传播来的基底面位错dba在第1碳化硅层21中的转换点pn处转换为贯穿刃型位错dt的比率升高。为了满足该目的，第2杂质浓度优选为5×1016cm-3以上且1×1019cm-3以下。第2碳化硅层22具有比第1杂质浓度高的第3杂质浓度。为了不产生新的结晶缺陷，第3杂质浓度优选为2×1019cm-3以下。进而，第3杂质浓度的下限值需要比第1杂质浓度高，具体地，为5×1018cm-3以上。第3碳化硅层23具有比第1杂质浓度低的第4杂质浓度。第4杂质浓度优选比第2杂质浓度低，具体地，优选1×1014cm-3以上且5×1016cm-3以下，例如为5×1015cm-3左右。
碳化硅单晶基板10具有六方晶系的结晶结构，优选具有结晶多型4h。就碳化硅单晶基板10的、设置有第1碳化硅层21的表面(图中为上表面)而言，相对于{0001}面，具有比0°大的偏离角。该偏离角优选为0.05°以上，更优选为0.1°以上。通过设置某程度的大小的偏离角，具有与碳化硅单晶基板10的结晶结构同样的结晶结构的外延层的形成变得容易。另外，该偏离角优选为8°以下，更优选为5°以下。通过偏离角不过度地大，避免碳化硅单晶基板10的表面上方的基底面位错的密度过度地变大。另外，就上述偏离角而言，优选为以作为{0001}面的(0001)面和(000-1)面中的(0001)面为基准的角度。
pin二极管100还具有：p型(与一导电型不同的导电型)的第4碳化硅层124、阴极电极101(第1电极)、阳极电极102(第2电极)、jte(结终端扩展(junctionterminationextension))区域123和绝缘膜133。第4碳化硅层124设置在第3碳化硅层23上方。第4碳化硅层124可以直接设置在第3碳化硅层23上方。阴极电极101与碳化硅单晶基板10电连接。阴极电极101与碳化硅单晶基板10欧姆连接。为了得到这样的连接，阴极电极101可直接设置在碳化硅单晶基板10上方。阳极电极102与第4碳化硅层124电连接。阳极电极102与第4碳化硅层124欧姆连接。为了得到这样的连接，阳极电极102可直接设置在第4碳化硅层124上方。
参照图3，在比较例的碳化硅外延基板59中，也与碳化硅外延基板51(图2)同样地，外延生长时的基底面位错dba的伸长在第1碳化硅层21中的转换点pn处被终止。另一方面，在碳化硅外延基板59(图3)没有设置第2碳化硅层22。
参照图4，在如上所述使用缺少第2碳化硅层22的碳化硅外延基板59所制造的pin二极管(参照图1)使正向电流流过，结果，产生大的通电劣化。发明人调查了其原因，结果，查明：随着通电，基底面位错dbz从在比转换点pn深(图中的下侧)地所存在的基底面位错dba(换言之，层叠缺陷)向第3外延层23(活性层)中进行伸长及扩大。因此，在使用碳化硅外延基板59来制造pin二极管的情况下，与双极动作相伴的通电劣化大。
因此，本发明人认为：在外延层中需要妨碍从存在于转换点pn的下侧的基底面位错dba的基底面位错的伸长的构成。作为其一环，考察了基底面位错的伸长与碳化硅中的杂质浓度的关系，结果，得知：基底面位错向杂质浓度更低的方向伸长。另外得知：在杂质浓度高的区域中基底面位错的伸长受到抑制，特别是在杂质浓度5×1018cm-3以上的区域中伸长大致得到防止。
基于以上的发现，就本实施方式的碳化硅外延基板51(图2)而言，设为在第1碳化硅层21上方设置有第2碳化硅层22。就第2碳化硅层22的杂质浓度(第3杂质浓度)而言，设为比碳化硅单晶基板10的杂质浓度(第1杂质浓度)高，优选5×1018cm-3以上。
参照图5，在使用设置有第2碳化硅层22的碳化硅外延基板51所制造的pin二极管100(图1)中，使正向电流流过，结果，难以发生通电劣化。认为这是由于：从比转换点pn深(图中的下侧)地存在的基底面位错dba在双极动作时伸长而来的基底面位错dbb在达到第2碳化硅层22后，难以进一步伸长。
为了对其验证，准备在碳化硅单晶基板10的正上方只具有杂质浓度渐渐地降低的浓度倾斜层(与后述的缓冲层29(图8)同样的层)作为外延层的碳化硅外延基板。对于该碳化硅外延基板，为了发生疑似的通电劣化，照射紫外激光。从外延生长面侧观察由此而被扩大的层叠缺陷。其结果，就层叠缺陷的宽度而言，越是杂质浓度高的位置，宽度越变窄。由此认为：高杂质浓度层抑制基底面位错(即层叠缺陷)的扩大的原因是由于在高杂质浓度层内层叠缺陷(换言之，将其镶边的2个部分位错)变得难以移动。得知：就层叠缺陷而言，2个部分位错中称为si核的一者的部分位错在结晶内移动，由此扩大。si核的部分位错具有向杂质浓度更低的一侧移动的倾向。因此，需要第2碳化硅层22的杂质浓度(第3杂质浓度)比碳化硅单晶基板10的杂质浓度(第1杂质浓度)高，优选具有其2倍以上的杂质浓度。不过，如果第2碳化硅层22的杂质浓度超过2×1019cm-3，则在外延生长时容易引起新的结晶缺陷的产生。因此，第2碳化硅层22的杂质浓度优选为2×1019cm-3以下。
根据本实施方式的pin二极管100(图1)，在用于制造碳化硅外延基板51(图2)的外延生长时，碳化硅单晶基板10中的基底面位错dba被第1碳化硅层21转换为贯穿刃型位错dt。由此，在外延生长时基底面位错向第3碳化硅层23中的传播受到抑制。进而，在利用由第4碳化硅层124、第3碳化硅层23和碳化硅单晶基板10的层叠结构所产生的pin结构的双极动作时，由第1碳化硅层21向第3碳化硅层23的基底面位错dbb(图5)的伸长被第2碳化硅层22妨碍。因此，在双极动作时，能够抑制第3碳化硅层23中的基底面位错的伸长及扩大引起的通电劣化。
在pin二极管100(图1)中，阴极电极101与碳化硅单晶基板10电连接，阳极电极102与第4碳化硅层124电连接。由此，构成以阴极电极101及阳极电极102作为主电极的纵型半导体装置。在纵型的碳化硅半导体装置中，双极动作时的通电劣化容易成为问题，但根据本实施方式，能够抑制其发生。
另外，阴极电极101与碳化硅单晶基板10欧姆连接，阳极电极102与第4碳化硅层124欧姆连接。由此，通过由第4碳化硅层124、第3碳化硅层23和碳化硅单晶基板10的层叠结构所产生的pin结构，将阴极电极101与阳极电极102之间连接。在利用该pin结构的双极动作中，以往容易发生通电劣化，但根据本实施方式，能够抑制其发生。
根据本实施方式的碳化硅外延基板51(图2)，在用于制造碳化硅外延基板51的外延生长时，碳化硅单晶基板10中的基底面位错dba被第1碳化硅层21转换为贯穿刃型位错dt。由此，在外延生长时基底面位错向第3碳化硅层23中的传播受到抑制。进而，在使用有该碳化硅外延基板51的pin二极管100(图1)的双极动作时，从第1碳化硅层21向第3碳化硅层23的基底面位错dbb的伸长被第2碳化硅层22妨碍。因此，在双极动作时，能够抑制第3碳化硅层23中的基底面位错的伸长和扩大引起的通电劣化。
优选地，第3碳化硅层23的杂质浓度(第4杂质浓度)比第1碳化硅层21的杂质浓度(第2杂质浓度)低。由此，能够使第3碳化硅层23的杂质浓度充分地降低。因此，与第4杂质浓度比第2杂质浓度高的情况相比，能够提高使用碳化硅外延基板51的pin二极管100(图1)的耐电压。
优选地，第2碳化硅层22的杂质浓度(第3杂质浓度)为2×1019cm-3以下。由此，能够抑制第2碳化硅层22的形成时的层叠缺陷的产生。
予以说明，碳化硅半导体装置并不限定于pin二极管100(图1)，也可以是其他的双极器件。如上所述，即使一般多被划分为单极器件的mosfet(metaloxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)，在其寄生pin二极管可作为双极元件来动作的情况下，也相当于本说明书中的“双极器件”。mosfet可以是平面栅极型mosfet200(图6)。平面栅极型mosfet200(图6)具有：碳化硅外延基板51、基层224(第4碳化硅层)、源极层223、栅极绝缘膜231、栅电极232、漏电极201(第1电极)和源电极202(第2电极)。另外，mosfet也可以是沟槽栅极型mosfet300(图7)。沟槽栅极型mosfet300具有：碳化硅外延基板51、基层324(第4碳化硅层)、源极层323、栅极绝缘膜331、栅电极332、漏电极301(第1电极)和源电极302(第2电极)。
＜实施方式2＞
参照图8，本实施方式的碳化硅外延基板52具有缓冲层29。缓冲层29具有第1面s1和与第1面s1相对的第2面s2。缓冲层29由碳化硅制作。就缓冲层29而言，可通过第2碳化硅层22上方的外延生长来形成。
第1面s1面对第2碳化硅层22，第2面s2面对第3碳化硅层23。第1面s1可直接面对第2碳化硅层22。第2面s2可直接面对第3碳化硅层23。通过第1面s1直接面对第2碳化硅层22、并且第2面s2直接面对第3碳化硅层23，第3碳化硅层23只经由缓冲层29而设置在第2碳化硅层22上方。缓冲层29具有从第1面s1向第2面s2连续地减少的杂质浓度分布。
就缓冲层29的杂质浓度分布而言，优选如图8中所示那样线性地变化，但只要不伴有急剧的变化，也可以不是线性，只要是如上所述连续的变化就容许。相反地，在杂质浓度分布具有不连续地(换言之离散地)变化的阶梯结构的情况下，外延生长时在该不连续界面处容易产生新的结晶缺陷。这是由于：在杂质浓度不连续的界面处，结晶的晶格常数也变得不连续，其结果，产生变形。例如，在厚度10μm左右的缓冲层29中，设为使杂质浓度从第1面s1向第2面s2以每1μm厚度为2×1018cm-3左右来减少。由此，能够使得杂质浓度的变化在缓冲层29与第3碳化硅层23的界面处不变得急剧。
为了进一步减少作为活性层的第3碳化硅层23中的新的结晶缺陷的产生，如图8的杂质浓度分布中所示，优选以在其他的界面处浓度变化也没有变得急剧、杂质浓度平滑地变化的方式将各层连接。该情况下，严格地讲，可以说不仅是第2碳化硅层22与第3碳化硅层23之间、而且在碳化硅单晶基板10与第1碳化硅层之间和第1碳化硅层与第2碳化硅层之间也分别设置缓冲层(图8的截面图中没有图示)。
对于上述以外的构成，由于与上述的碳化硅外延基板51(图2：实施方式1)的构成大致相同，因此对于同一或对应的要素标注同一附图标记，不再重复其说明。
根据本实施方式，通过缓冲层29，第2碳化硅层22与第3碳化硅层23之间的杂质浓度的急剧的变化受到抑制。由此，能够抑制外延生长时新的结晶缺陷产生。因此，能够进一步提高实施方式1中所说明的效果。予以说明，能够使用碳化硅外延基板52来制造与实施方式1大致同样的碳化硅半导体装置。
＜实施方式3＞
参照图9，本实施方式的碳化硅外延基板53代替实施方式2(图8)中的碳化硅外延基板52的缓冲层29而具有缓冲层29v。与缓冲层29同样地，缓冲层29v具有第1面s1和与第1面s1相对的第2面s2。缓冲层29v由碳化硅制作。就缓冲层29v而言，可通过第2碳化硅层22上方的外延生长来形成。
与实施方式2同样地，第1面s1面对第2碳化硅层22，第2面s2面对第3碳化硅层23。第1面s1可直接面对第2碳化硅层22。第2面s2可直接面对第3碳化硅层23。第1面s1直接面对第2碳化硅层22，并且第2面s2直接面对第3碳化硅层23，由此第3碳化硅层23只经由缓冲层29v而设置在第2碳化硅层22上方。缓冲层29v具有从第1面s1向第2面s2连续地减少的杂质浓度分布。
在此，将第1面s1与第2面s2之间的位点(地点)作为中间位点pi。中间位点pi只要是位于第1面s1与第2面s2之间的、与第1面s1和第2面s2各自分开的位点即可，不需要位于与第1面s1和第2面s2相距等距离的位置。根据本实施方式，缓冲层29v具有：其杂质浓度从第1面s1向中间位点pi以第1减少率连续地减少、并且从中间位点pi向第2面s2以第2减少率连续地减少的杂质浓度分布。第1减少率比第2减少率小。
如果在缓冲层29(图8)与缓冲层29v(图9)之间对其杂质浓度分布进行比较，则在缓冲层29v中设为从第2碳化硅层22的正上方到缓冲层29v的厚度方向上的中间位点pi的杂质浓度的变化更为缓和。由此，第2碳化硅层22与第3碳化硅层23的界面处的变形的产生受到抑制。因此，能够进一步抑制新的结晶缺陷的产生。
就缓冲层29v而言，例如如下形成。首先，在第2碳化硅层22上方，以向着表面、杂质浓度以每1μm厚度为2×1017cm-3(第1减少率)进行减少的方式，沉积厚10μm的第1碳化硅区域。在第1碳化硅区域上方，以向着表面、杂质浓度以每1μm厚度为2×1018cm-3(第2减少率)进行减少的方式，沉积厚5μm的第2碳化硅区域。由此，形成总厚度15μm的缓冲层29v，第1碳化硅区域与第2碳化硅区域之间的界面的位置对应于中间位点pi。
予以说明，在上述的例子中，中间位点pi对应于杂质浓度分布拐弯的位点。但是，中间位点pi未必是这样的位点，只要以杂质浓度分布满足上述的条件的方式来假想地确定即可。另外，在上述的例子中，第1和第2减少率各自是一定的，但它们也可以在厚度方向上变化。换言之，在上述第1及第2碳化硅区域的各自中，杂质浓度分布未必以直线变化，也可以以曲线变化。该情况下，第1及第2减少率各自可由平均的值表示。
对于碳化硅外延基板53的、上述以外的构成，由于与上述的碳化硅外延基板52(图8：实施方式2)的构成大致相同，因此对于同一或对应的要素标注同一附图标记，不再重复其说明。
予以说明，上述各实施方式中，对于“一导电型”为n型的情形进行了说明，但“一导电型”也可以为p型。
＜实施例＞
(实施例1)
作为碳化硅单晶基板10(图2)，准备具有偏离角4度、直径75mm(3英寸)、结晶多型4h、导电型n型、杂质浓度5×1018cm-3的碳化硅基板。就碳化硅基板的表面而言，预先加工通过机械研磨及化学机械研磨来将其加成为镜面。表面中的基底面位错密度为500个cm-2。
接着，实施用于将存在于该表面的有机物污染及金属污染等除去的表面清洗。具体地，首先，将碳化硅单晶基板10浸入将氨水和过氧化氢水的混合溶液加热的溶液中。接着，将碳化硅单晶基板10浸入被加热的盐酸和过氧化氢水的混合溶液中。接着，将碳化硅单晶基板10浸入含有氟化氢的水溶液中。接着，实施利用纯水的置换处理。接着，将碳化硅单晶基板10干燥。在表面清洗前的表面，例如可存在金属元素等异物。这样的异物可成为外延生长时产生新的结晶缺陷的原因。
予以说明，在后述的外延生长的最初的阶段所导入的氢气也具有将表面污染除去的作用。但是，在充分地进行表面清洗的层面上方和在保持生长炉内的清洁度的层面上方，就表面上方的异物而言，都希望在将碳化硅单晶基板10导入用于外延生长的反应炉之前将其除去。
接着，将碳化硅单晶基板10导入到外延生长用的cvd装置的反应炉内。反应炉内的温度设为1575℃。开始供给作为载气的氢气后，通过导入碳化硅原料气体及杂质原料气体，使外延生长开始。具体地，通过调整碳化硅气体及杂质原料气体的流量，首先，以500nm的厚度形成杂质浓度5×1017cm-3的第1碳化硅层21。接着，通过调整氮气流量，以1μm的厚度形成杂质浓度1×1019cm-3的第2碳化硅层22。进而，以10μm的厚度形成杂质浓度为3×1016cm-3的第3碳化硅层23。作为碳化硅原料气体，使用甲硅烷和丙烷。作为杂质原料气体，使用含有氮(n)原子的气体，具体地，使用氮气。予以说明，也能够代替氮气而使用含有磷(p)原子的气体。另外，在使其生长的外延层为p型的情况下，可使用含有铝(al)原子或硼(b)原子的气体。
由以上，得到碳化硅外延基板51。得到其整体的光致发光图像，结果第3碳化硅层23中的基底面位错密度为300个cm-2。使用该碳化硅外延基板51，制作作为双极元件的pin二极管100(图1)。在制作的多个元件中，选择在作为活性层的第3碳化硅层23中不存在基底面位错的元件。对于该元件，以50acm-2的电流密度进行60分钟的正向通电。其结果，在二极管的特性上没有发现变化。另外，对于在作为活性层的第3碳化硅层23中存在基底面位错的元件，观察到基底面位错的截面结构。其结果，基底面位错由第2碳化硅层22和第3碳化硅层23的界面所形成。
(实施例2)
在与实施例1同样地准备的碳化硅单晶基板10(图8)上方，形成外延生长层。具体地，首先，在以杂质浓度成为5×1018cm-3的方式调整氮气流量的状态下开始生长。在生长开始的同时通过以一定的比例使氮气流量减少，在碳化硅单晶基板10上方以200nm的厚度形成杂质浓度从5×1018cm-3线性地减少到5×1017cm-3的缓冲层。接着，形成杂质浓度为5×1017cm-3的第1碳化硅层21。接着，以500nm的厚度使杂质浓度从5×1017cm-3线性地增加到1×1019cm-3的缓冲层生长后，以500nm的厚度形成杂质浓度为1×1019cm-3的第2碳化硅层22。进而，以10μm的厚度形成杂质浓度从5×1019cm-3线性地减少到3×1016cm-3的缓冲层29。在缓冲层29上方以10μm的厚度形成杂质浓度为3×1016cm-3的第3碳化硅层23。
通过以上得到碳化硅外延基板52。取得其整体的光致发光图像，结果，第3碳化硅层23中的基底面位错密度为50个cm-2。确认它们的基底面位错的截面结构，结果，基底面位错是从碳化硅单晶基板10来传播。使用该碳化硅外延基板52，制作作为双极元件的pin二极管。在制作的多个元件中，选择在作为活性层的第3碳化硅层23中不存在基底面位错的元件。对于该元件，以50acm-2的电流密度进行60分钟的正向通电。其结果，在二极管的特性上没有发现变化。
(比较例)
在与实施例1同样地准备的碳化硅单晶基板10(图3)上方，形成外延生长层。具体地，首先，以500nm的厚度形成杂质浓度5×1017cm-3的第1碳化硅层21。接着，通过调整氮气流量，以10μm的厚度形成杂质浓度为3×1016cm-3的第3碳化硅层23。通过以上，得到碳化硅外延基板59。取得其整体的光致发光图像，结果，第3碳化硅层23中的基底面位错密度为100个cm-2。使用该碳化硅外延基板59而制作作为双极元件的pin二极管。
在制作的多个元件中，选择在作为活性层的第3碳化硅层23中不存在基底面位错的元件。对于该元件，以50acm-2的电流密度进行60分钟的正向通电。其结果，随着通电，看到正向电压下降的增大。对于发现这样的劣化的元件，将其电极等除去后，取得光致发光图像。其结果，确认扩大的层叠缺陷。确认在碳化硅单晶基板10与第1碳化硅层21的界面处层叠缺陷交错的位置周边的截面结构，结果，在第1碳化硅层21(图4)中观察到从碳化硅单晶基板10传播来的基底面位错dba转换为贯穿刃型位错dt的样子和基底面位错dbz从转换点pn的下侧的基底面位错dba(即层叠缺陷)向第3碳化硅层23伸长的样子。
予以说明，本发明在其发明的范围内可将各实施方式自由地组合，或者可将各实施方式适当地变形、省略。对该发明详细地进行了说明，但上述的说明在所有的方面都为例示，本发明并不限定于此。可理解在没有脱离本发明的范围的情况下，可设想没有例示的大量的变形例。
附图标记的说明
s1第1面；s2第2面；dt贯穿刃型位错；pn转换点；dba，dbb，dbz基底面位错；10碳化硅单晶基板；21第1碳化硅层；22第2碳化硅层；23第3碳化硅层，第3外延层；29，29v缓冲层；51～53碳化硅外延基板；100pin二极管(碳化硅半导体装置)；101阴极电极(第1电极)；102阳极电极(第2电极)；123jte区域；124第4碳化硅层；133绝缘膜；200平面栅极型mosfet(碳化硅半导体装置)；300沟槽栅极型mosfet(碳化硅半导体装置)；201，301漏电极(第1电极)；202，302源电极(第2电极)；223，323源极层；224，324基层(第4碳化硅层)；231，331栅极绝缘膜；232，332栅电极。