本申请说明书公开的技术涉及一种碳化硅半导体装置，涉及一种例如具有沟槽栅的碳化硅半导体装置。
背景技术：
作为电力开关元件，广泛使用电力金属－膜－半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，即，mosfet)(以下，有时称为功率mosfet)。其中，为了提高沟道宽度密度，在半导体晶圆的表面形成沟槽而将该沟槽的侧面利用为沟道的沟槽栅型的mosfet得到实际应用。在沟槽栅型的mosfet中，通过在沟槽内形成有栅极构造，能够缩小元胞。因而，能够提高器件的性能。
近年来，作为高耐压且低损耗的下一代功率器件，使用了碳化硅(sic)的沟槽栅型的sic-mosfet受到注目。制造这种器件时使用的sic衬底多在晶面设有偏角(日文：オフ角)。当在具有偏角的sic衬底上形成沟槽时，通常，沟槽各自的侧壁面成为相对于晶轴的角度不同的面(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2011-100967号公报
技术实现要素：
发明要解决的问题
例如，在专利文献1例示的那样的使用具有偏角的4h-sic衬底制成的沟槽栅型的mosfet中，通常，沟槽各自的侧壁面成为相对于晶轴的角度不同的面。由于沟槽栅型的sic-mosfet在沟槽的侧壁面形成有沟道，所以根据沟槽的侧壁面处的晶面的不同，通态电流以及阈值电压不同。于是，在元件面内产生电流的不均，存在元件的动作稳定性以及元件的可靠性受损的问题。
本申请说明书公开的技术用于解决以上所述的那样的问题，涉及一种在具有偏角的碳化硅半导体衬底上制造的沟槽栅型的碳化硅半导体装置，能够抑制由晶面导致的通态电流的不均以及阈值的不均。
用于解决问题的方案
涉及本申请说明书公开的技术的一形态的碳化硅半导体装置包括：第1导电类型的碳化硅漂移层，上述第1导电类型的碳化硅漂移层形成在具有偏角的碳化硅半导体衬底的上表面；第2导电类型的主体区域，上述第2导电类型的主体区域形成在上述碳化硅漂移层的上表面；第1导电类型的源极区域，上述第1导电类型的源极区域形成在上述主体区域的表层的一部分；多条沟槽，上述多条沟槽自上述源极区域的上表面贯穿上述主体区域而到达上述碳化硅漂移层；栅极绝缘膜，上述栅极绝缘膜形成在各条上述沟槽的内部的壁面；栅电极，上述栅电极在各条上述沟槽的内部形成为覆盖上述栅极绝缘膜；源电极，上述源电极形成为覆盖上述源极区域；漏电极，上述漏电极形成在上述碳化硅漂移层的下表面侧；第1导电类型的耗尽抑制层，上述第1导电类型的耗尽抑制层形成在上述主体区域的下表面，并且比上述碳化硅漂移层的杂质浓度高，上述耗尽抑制层俯视时位于被多条上述沟槽夹着的位置，在上述碳化硅半导体衬底的带有偏角的方向上，上述耗尽抑制层和与上述耗尽抑制层相邻的一个上述沟槽之间的距离，不同于上述耗尽抑制层和与上述耗尽抑制层相邻的另一个上述沟槽之间的距离。
涉及本申请说明书公开的技术的另一形态的碳化硅半导体装置包括：第1导电类型的碳化硅漂移层，上述第1导电类型的碳化硅漂移层形成在具有偏角的碳化硅半导体衬底的上表面；第2导电类型的主体区域，上述第2导电类型的主体区域形成在上述碳化硅漂移层的上表面；第1导电类型的源极区域，上述第1导电类型的源极区域形成在上述主体区域的表层的一部分；多条沟槽，上述多条沟槽自上述源极区域的上表面贯穿上述主体区域而到达上述碳化硅漂移层；栅极绝缘膜，上述栅极绝缘膜形成在各条上述沟槽的内部的壁面；栅电极，上述栅电极在各条上述沟槽的内部形成为覆盖上述栅极绝缘膜；源电极，上述源电极形成为覆盖上述源极区域；漏电极，上述漏电极形成在上述碳化硅漂移层的下表面侧；第1导电类型的耗尽抑制层，上述第1导电类型的耗尽抑制层形成在上述主体区域的下表面，并且比上述碳化硅漂移层的杂质浓度高，上述耗尽抑制层俯视时位于被多条上述沟槽夹着的位置，上述耗尽抑制层具有第1层和第2层，上述第1层位于自上述碳化硅漂移层的上表面以偏角的量倾斜的晶面的下降侧，上述第2层位于自上述碳化硅漂移层的上表面以偏角的量倾斜的晶面的上升侧，上述第1层比上述第2层的杂质浓度高。
发明效果
涉及本申请说明书中公开的技术的一形态的碳化硅半导体装置包括：第1导电类型的碳化硅漂移层，上述第1导电类型的碳化硅漂移层形成在具有偏角的碳化硅半导体衬底的上表面；第2导电类型的主体区域，上述第2导电类型的主体区域形成在上述碳化硅漂移层的上表面；第1导电类型的源极区域，上述第1导电类型的源极区域形成在上述主体区域的表层的一部分；多条沟槽，上述多条沟槽自上述源极区域的上表面贯穿上述主体区域而到达上述碳化硅漂移层；栅极绝缘膜，上述栅极绝缘膜形成在各条上述沟槽的内部的壁面；栅电极，上述栅电极在各条上述沟槽的内部形成为覆盖上述栅极绝缘膜；源电极，上述源电极形成为覆盖上述源极区域；漏电极，上述漏电极形成在上述碳化硅漂移层的下表面侧；第1导电类型的耗尽抑制层，上述第1导电类型的耗尽抑制层形成在上述主体区域的下表面，并且比上述碳化硅漂移层的杂质浓度高，上述耗尽抑制层俯视时位于被多条上述沟槽夹着的位置，在上述碳化硅半导体衬底的带有偏角的方向上，上述耗尽抑制层和与上述耗尽抑制层相邻的一个上述沟槽之间的距离，不同于上述耗尽抑制层和与上述耗尽抑制层相邻的另一个上述沟槽之间的距离。采用这种结构，通过依据晶面调整耗尽抑制层与沟槽的侧壁面的距离，能够抑制各条沟槽的侧壁面的通态电流的差异，能够抑制碳化硅半导体装置内的电流不均以及阈值电压的不均。因而，能够获得稳定且可靠性高的碳化硅半导体装置。
涉及本申请说明书中公开的技术的另一形态的碳化硅半导体装置包括：第1导电类型的碳化硅漂移层，上述第1导电类型的碳化硅漂移层形成在具有偏角的碳化硅半导体衬底的上表面；第2导电类型的主体区域，上述第2导电类型的主体区域形成在上述碳化硅漂移层的上表面；第1导电类型的源极区域，上述第1导电类型的源极区域形成在上述主体区域的表层的一部分；多条沟槽，上述多条沟槽自上述源极区域的上表面贯穿上述主体区域而到达上述碳化硅漂移层；栅极绝缘膜，上述栅极绝缘膜形成在各条上述沟槽的内部的壁面；栅电极，上述栅电极在各条上述沟槽的内部形成为覆盖上述栅极绝缘膜；源电极，上述源电极形成为覆盖上述源极区域；漏电极，上述漏电极形成在上述碳化硅漂移层的下表面侧；第1导电类型的耗尽抑制层，上述第1导电类型的耗尽抑制层形成在上述主体区域的下表面，并且比上述碳化硅漂移层的杂质浓度高，上述耗尽抑制层俯视时位于被多条上述沟槽夹着的位置，上述耗尽抑制层具有第1层和第2层，上述第1层位于自上述碳化硅漂移层的上表面以偏角的量倾斜的晶面的下降侧，上述第2层位于自上述碳化硅漂移层的上表面以偏角的量倾斜的晶面的上升侧，上述第1层比上述第2层的杂质浓度高。采用这种结构，通过依据晶面调整耗尽抑制层与沟槽的侧壁面的距离，能够抑制各条沟槽的侧壁面的通态电流的差异，能够抑制碳化硅半导体装置内的电流不均以及阈值电压的不均。因而，能够获得稳定且可靠性高的碳化硅半导体装置。
根据以下所示的详细的说明和附图，更明白涉及本申请说明书中公开的技术的目的、特征、方面和优点。
附图说明
图1是概略地例示用于实现涉及实施方式的碳化硅半导体装置的结构的剖视图。
图2是概略地例示涉及实施方式的碳化硅半导体装置的沟槽的晶面的关系的图。
图3是用于说明涉及实施方式的碳化硅半导体装置的制造方法的剖视图。
图4是用于说明涉及实施方式的碳化硅半导体装置的制造方法的剖视图。
图5是用于说明涉及实施方式的碳化硅半导体装置的制造方法的剖视图。
图6是将图1中例示的单元构造配置为格子状的情况下的俯视图，透过一部分的结构进行图示。
图7是将图1中例示的单元构造配置为条状的情况下的俯视图，透过一部分的结构进行图示。
图8是概略地例示用于实现涉及实施方式的碳化硅半导体装置的结构的剖视图。
图9是概略地例示用于实现涉及实施方式的碳化硅半导体装置的结构的剖视图。
图10是概略地例示用于实现涉及实施方式的碳化硅半导体装置的结构的剖视图。
图11是例示对涉及实施方式的碳化硅半导体装置的阈值电压与耗尽抑制层和沟槽的侧壁面之间的距离的关系性进行计算后得到的结果的图。
图12是例示对涉及实施方式的碳化硅半导体装置的门极电压(日文：ゲート電圧)为15v的情况下的通态电阻与耗尽抑制层和沟槽的侧壁面之间的距离的关系性进行计算后得到的结果的图。
图13是例示对涉及实施方式的碳化硅半导体装置的饱和电流与耗尽抑制层和沟槽的侧壁面之间的距离的关系性进行计算后得到的结果的图。
图14是例示对涉及实施方式的碳化硅半导体装置的阈值电压与耗尽抑制层的n型的杂质浓度的关系性进行计算后得到的结果的图。
图15是例示对涉及实施方式的碳化硅半导体装置的门极电压为15v的情况下的通态电阻与耗尽抑制层的n型的杂质浓度的关系性进行计算后得到的结果的图。
图16是例示对涉及实施方式的碳化硅半导体装置的饱和电流与耗尽抑制层的n型的杂质浓度的关系性进行计算后得到的结果的图。
图17是将用于实现涉及实施方式的碳化硅半导体装置的结构中的沟槽周边放大例示的剖视图。
图18是概略地例示涉及实施方式的碳化硅半导体装置的沟槽的晶面的关系的图。
具体实施方式
以下，参照附图说明实施方式。另外，附图是概略地进行表示，在不同的图中分别表示的图像的大小与位置的相互关系并不一定是准确地描述的，可能适当地改变。另外，在以下所示的说明中，对于同样的构成要素，标注相同的附图标记进行图示，并且这些构成要素的名称和功能也同样。因而，有时省略对这些构成要素的详细说明。
另外，在以下所示的说明中，即使有时使用“上”、“下”、“侧”、“底”、“正面”或“背面”等意指特定的位置和方向的用语，但这些用语是为了方便而使用的，以使实施方式的内容容易理解，与实际实施时的方向无关。
第1实施方式
以下，说明涉及本实施方式的碳化硅半导体装置。另外，在以下的说明中，使第1导电类型为n型，第2导电类型为p型来进行说明。
碳化硅半导体装置的结构
图1是概略地例示用于实现涉及本实施方式的碳化硅半导体装置的结构的剖视图。在图1中，纸面的上方是带有偏角θ的[0001]方向，纸面的右方是带有偏角θ的[11-20]方向，纸面的面前方向是[1-100]方向。
如图1例示的那样，碳化硅半导体装置包括：n型的碳化硅半导体衬底1；n型的碳化硅漂移层2，该n型的碳化硅漂移层2形成在碳化硅半导体衬底1的上表面，具有比碳化硅半导体衬底1低的n型的杂质浓度；多个n型的源极区域3，该多个n型的源极区域3形成在碳化硅漂移层2的表面的一部分，具有比碳化硅漂移层2高的n型的杂质浓度；多个p型的主体接触区域4，该多个p型的主体接触区域4形成在碳化硅漂移层2的表面的一部分，并且俯视时位于被源极区域3夹着的位置，具有较高的p型的杂质浓度；p型的主体区域5，该p型的主体区域5形成在与源极区域3的下表面以及主体接触区域4的下表面接触的位置；多条沟槽7，该多条沟槽7自碳化硅漂移层2的表面贯穿主体区域5地形成。
此外，碳化硅半导体装置还包括：栅极绝缘膜9，该栅极绝缘膜9形成在各沟槽7的内部的壁面；栅电极10，该栅电极10在各沟槽7的内部形成为覆盖栅极绝缘膜9。以覆盖栅电极10的方式形成有层间绝缘膜50。横跨各主体接触区域4的上表面和各源极区域3的上表面地形成有源电极11。另外，在碳化硅半导体衬底1的背面形成有漏电极12。
在作为活性区域的p型的主体区域5的下表面，即，主体区域5与碳化硅漂移层2的交界面附近形成有具有比碳化硅漂移层2高的杂质浓度的n型的耗尽抑制层6。耗尽抑制层6俯视时位于相邻的2条沟槽7间。耗尽抑制层6形成为以第1距离x1与一沟槽7的第1侧壁面13分开。这里，一沟槽7的第1侧壁面13是靠近耗尽抑制层6的那侧的侧壁面。另外，耗尽抑制层6形成为以第2距离x2与另一沟槽7即夹着耗尽抑制层6的另一条沟槽7的位于第1侧壁面13的相反侧的第2侧壁面14分开。这里，另一沟槽7的第2侧壁面14是靠近耗尽抑制层6的那侧的侧壁面。另外，第2距离x2是比第1距离x1短的距离。
图2是概略地例示涉及本实施方式的碳化硅半导体装置的沟槽的晶面的关系的图。在图2中，纸面的上方是[0001]方向，纸面的右方是[11-20]方向，纸面的面前方向是[1-100]方向。
另外，面17是(0001)面，面18是带有偏角θ的(0001)面即碳化硅漂移层2的上表面，面19是(11-20)面，面20是带有偏角θ的(11-20)面，并且，面21是带有偏角θ的(-1-120)面。另外，角度22是偏角θ。
图1中例示的构造形成在与图2同样沿[11-20]方向带有偏角θ的碳化硅半导体衬底1上。因此，沟槽7的第1侧壁面13成为带有偏角θ的(11-20)面，第1侧壁面13的相反侧的第2侧壁面14成为带有偏角θ的(-1-120)面。
图18是概略地例示涉及本实施方式的碳化硅半导体装置的沟槽的晶面的关系的图。在图18中，以图2中的面18即碳化硅漂移层2的上表面为基准，例示与图2中例示的构造相同的构造。
如图2例示的那样，自碳化硅漂移层2的上表面以偏角的量倾斜的晶面、例如面17的下降的方向为纸面的左方。同样，自碳化硅漂移层2的上表面以偏角的量倾斜的晶面、例如面17的上升的方向为纸面的右方。因而，沟槽7的作为带有偏角θ的(11-20)面的第1侧壁面13(图2中的面20)，是自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的上升方向上的侧壁面。同样，沟槽7的作为带有偏角θ的(-1-120)面的第2侧壁面14(图2中的面21)，是自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的下降方向上的侧壁面。
碳化硅半导体装置的制造方法
以上所述的构造能用以下这样的制造方法来制造。图3～图5是用于说明涉及本实施方式的碳化硅半导体装置的制造方法的剖视图。在图3～图5中，纸面的上方是带有偏角θ的[0001]方向，纸面的右方是带有偏角θ的[11-20]方向，纸面的面前方向是[1-100]方向。
首先，如图3中例示的那样，在n型的碳化硅半导体衬底1的上表面以外延生长法形成成为碳化硅漂移层2的n型的碳化硅层。随后，如图4中例示的那样，在碳化硅漂移层2的表面通过离子注入或外延生长而分别形成源极区域3、主体接触区域4、主体区域5以及耗尽抑制层6。此时，源极区域3由浓度为1×1019cm-3左右的施主杂质形成。另外，主体接触区域4由浓度为1×1020cm-3左右的受主杂质形成。另外，主体区域5的受主杂质浓度优选为1×1014cm-3左右～1×1018cm-3左右，浓度以及厚度也可以不均匀。耗尽抑制层6的浓度最好为1×1017左右～5×1017cm-3左右，厚度为0.3μm左右。
随后，如图5中例示的那样，通过蚀刻以贯穿源极区域3和主体区域5的方式形成沟槽7。此时，从以贯穿源极区域3的中心的方式形成的沟槽7的形成有第1侧壁面13的位置到耗尽抑制层6，以第1距离x1分开，该第1侧壁面13形成于带有偏角θ的(11-20)面，从形成有第2侧壁面14的位置到耗尽抑制层6，以比第1距离x1短的第2距离x2分开，该第2侧壁面14形成于带有偏角θ的(-1-120)面。另外，在第2距离x2为0的情况下，第2侧壁面14与耗尽抑制层6接触。另外，形成沟槽7的工序的顺序也可以前后颠倒。
并且，在沟槽7的内部的壁面形成栅极绝缘膜9，此外在沟槽7的内部形成栅电极10。另外，横跨各主体接触区域4的上表面和各源极区域3的上表面地形成源电极11。另外，在碳化硅半导体衬底1的背面形成漏电极12。通过这样设置，能够制造具有图1中例示的那样的单元构造的碳化硅半导体装置。
图1中例示的构造能够配置为图6中例示那样的格子状或图7中例示那样的条状。这里，图6是将图1中例示的单元构造配置为格子状的情况下的俯视图，透过一部分的结构进行图示。另外，图7是将图1中例示的单元构造配置为条状的情况下的俯视图，透过一部分的结构进行图示。在图6以及图7中，纸面的面前方向是带有偏角θ的[0001]方向，纸面的右方是带有偏角θ的[11-20]方向，纸面的下方是[1-100]方向。
在配置为图6中例示那样的格子状的情况下，也可以不排列各单元，另外，各单元可以为多边形，或者也可以是单元的角部具有曲率的形状。在配置为图6中例示那样的格子状的情况下，源极区域3和主体接触区域4形成为岛状。另外，在配置为图7中例示那样的条状的情况下，源极区域3和主体接触区域4形成为条状。无论在哪种情况下，都在源极区域3和主体接触区域4的下方，在俯视时与源极区域3以及主体接触区域4重合的位置形成有主体区域5。
源极区域3的侧面与形成为格子状或条状的沟槽7的侧壁面接触。另外，这里虽未图示，但在形成有单元构造的图案区域的外周形成有终端区域。作为该终端区域，例如设想在元件表面形成有p型的杂质层的区域，或在通过蚀刻形成的沟槽的底面形成有p型的杂质层的区域。在作为活性区域的主体区域5的下表面形成有耗尽抑制层6。耗尽抑制层6位于与沟槽7的距离依据晶面而不同的位置。
在图6中例示的那样的格子状的配置中，从沟槽7的与带有偏角θ的(11-20)面对应的第1侧壁面13到耗尽抑制层6的距离为第1距离x1，从与带有偏角θ的(-1-120)面对应的第2侧壁面14到耗尽抑制层6的距离为第2距离x2。这里，第2距离x2是比第1距离x1短的距离。
此外，将从对应于与这两个面正交的(1-100)面的第3侧壁面15到耗尽抑制层6的距离设为第3距离x3，将从对应于与这两个面正交的(-1100)面的第4侧壁面16到耗尽抑制层6的距离设为第4距离x4。这里，第3距离x3以及第4距离x4是第1距离x1与第2距离x2之间的值，即，是比第2距离x2长且比第1距离x1短的距离。另外，第3距离x3和第4距离x4优选相等，但也可以是不同的值。
在图7中例示的那样的条状的配置中，在条的方向与纸面的上下方向即[1-100]方向平行的情况下，从沟槽7的第1侧壁面13到耗尽抑制层6的距离为第1距离x1，从第2侧壁面14到耗尽抑制层6的距离为第2距离x2。这里，第2距离x2是比第1距离x1短的距离。另一方面，在条的方向与纸面的左右方向即带有偏角θ的[11-20]方向平行的情况下，从沟槽7的第3侧壁面15到耗尽抑制层6的距离为第3距离x3，从第4侧壁面16到耗尽抑制层6的距离为第4距离x4。这里，第3距离x3和第4距离x4优选相等，但也可以是不同的值。这是因为，在条的方向为纸面的左右方向的情况下，条与带有偏角的方向平行，所以沟槽7的侧壁面不受偏角的影响。
采用以上所述的那样的结构，能够获得以下的效果。
图11是例示对涉及本实施方式的碳化硅半导体装置的阈值电压与耗尽抑制层6和沟槽7的侧壁面之间的距离的关系性进行计算后得到的结果的图。在图11中，纵轴用百分率表示算得的阈值电压相对于最大值的比例，横轴是主体区域5的下表面的耗尽抑制层6与沟槽7的侧壁面(可以是第1侧壁面13以及第2侧壁面14中的任一者)之间的距离[μm]。另外，图12是例示对涉及本实施方式的碳化硅半导体装置的门极电压为15v的情况下的通态电阻与耗尽抑制层6和沟槽7的侧壁面之间的距离的关系性进行计算后得到的结果的图。在图12中，纵轴用百分率表示算得的通态电阻相对于最大值的比例，横轴是主体区域5的下表面的耗尽抑制层6与沟槽7的侧壁面之间的距离[μm]。另外，图13是例示对涉及本实施方式的碳化硅半导体装置的饱和电流与耗尽抑制层6和沟槽7的侧壁面之间的距离的关系性进行计算后得到的结果的图。在图13中，纵轴用百分率表示算得的饱和电流相对于最大值的比例，横轴是主体区域5的下表面的耗尽抑制层6与沟槽7的侧壁面之间的距离[μm]。
在图11～图13中，将主体区域5的p型的杂质浓度形成为3×1017cm-3，将耗尽抑制层6的n型的杂质浓度形成为5×1017cm-3，将主体区域5的下表面的耗尽抑制层6与沟槽7的侧壁面之间的距离形成为0.1μm左右～0.5μm左右。
如图11中例示的那样，随着耗尽抑制层6与沟槽7的侧壁面之间的距离变长，碳化硅半导体装置的阈值电压上升。但是，在耗尽抑制层6与沟槽7的侧壁面之间的距离为0.3μm以上的区域，该变化率较小。这是因为，在将耗尽抑制层6形成在沟槽7的近旁的情况下，形成在沟槽7的侧壁面的沟道区域的轮廓受到影响。
如图12中例示的那样，碳化硅半导体装置的通态电阻也同样，随着耗尽抑制层6与沟槽7的侧壁面之间的距离变长，该通态电阻增高。但是，看不到图11中例示的情况那样的明确的饱和倾向。
在未形成耗尽抑制层6的区域，耗尽层自主体区域5大幅延伸。因此，若在沟槽7的侧壁面的近旁未形成耗尽抑制层6，则通态电流的路径变窄，通态电阻增大。当耗尽抑制层6与沟槽7的侧壁面之间的距离变长时，耗尽层延伸的区域扩大，所以通态电阻增大。
如图13中例示的那样，随着耗尽抑制层6与沟槽7的侧壁面之间的距离变长，碳化硅半导体装置的饱和电流值减小。但是，从耗尽抑制层6与沟槽7的侧壁面之间的距离达到0.5μm左右以上时开始，变化率减小。
根据图11～图13中例示的结果，耗尽抑制层6与沟槽7的侧壁面之间的距离越短，耗尽抑制层6对碳化硅半导体装置的各种特性施加的影响越大，例如在以上所述的构造条件下，根据晶面的不同，耗尽抑制层6与沟槽7的侧壁面之间的距离最好为0.3μm左右。另外，根据所用的元件的构造条件的不同，耗尽抑制层6与沟槽7的侧壁面之间的最佳的距离以及碳化硅半导体装置的各种特性的最理想的变化率不同，所以并不限定于图11～图13中例示的结果。
这样，采用涉及本实施方式的碳化硅半导体装置，根据耗尽抑制层6的配置，沟道特性发生变化，所以通过调整耗尽抑制层6与沟槽7的侧壁面之间的距离，能够控制通态特性，从而能够减少由偏角θ导致的元件面内的电流不均。
第2实施方式
说明涉及本实施方式的碳化硅半导体装置。在以下的说明中，对于与在以上所述的实施方式中说明的结构同样的结构，标注与上述实施方式相同的附图标记进行图示，适当地省略对其详细的说明。
关于碳化硅半导体装置的结构
图8是概略地例示用于实现涉及本实施方式的碳化硅半导体装置的结构的剖视图。在图8中，纸面的上方是带有偏角θ的[0001]方向，纸面的右方是带有偏角θ的[11-20]方向，纸面的面前方向是[1-100]方向。如图8中例示的那样，在碳化硅半导体装置中，在作为活性区域的p型的主体区域5的下表面，即，在主体区域5与碳化硅漂移层2的交界面附近，形成有具有比碳化硅漂移层2高的杂质浓度的n型的耗尽抑制层6a。
耗尽抑制层6a具有：n型的高浓度层23、该n型的高浓度层23具有比碳化硅漂移层2高的杂质浓度；低浓度层24，该低浓度层24具有比高浓度层23低且比碳化硅漂移层2高的杂质浓度。低浓度层24位于沟槽7的第1侧壁面13的近旁。另外，高浓度层23位于沟槽7的第2侧壁面14的近旁。这里，碳化硅漂移层2也可以夹在高浓度层23与低浓度层24之间。另外，碳化硅漂移层2也可以夹在高浓度层23与第2侧壁面14之间。另外，碳化硅漂移层2也可以夹在低浓度层24与第1侧壁面13之间。
关于碳化硅半导体装置的制造方法
以上所述的构造能用以下这样的制造方法来制造。首先，在碳化硅漂移层2的表面形成主体接触区域4以及源极区域3，在进一步在与源极区域3的下表面以及主体接触区域4的下表面接触的位置形成有主体区域5的状态下，形成自主体接触区域4的上面横跨到源极区域3的上表面的掩模。该掩模在自主体接触区域4的上表面朝向带有偏角θ的[-1-120]方向横跨到源极区域3的上表面的区域的一部分具有开口。该开口在源极区域3的上表面形成至在之后的工序中形成的沟槽7的第2侧壁面14的位置。或者，该开口在源极区域3的上表面形成至相对于在之后的工序中形成的沟槽7的第2侧壁面14的位置进一步以第2距离x2分开的位置。
并且，通过自掩模之上朝向主体区域5的下方进行离子注入，形成高浓度层23，该高浓度层23具有比碳化硅漂移层2的杂质浓度高的第1杂质浓度。
接着，去除掩模。并且，形成自主体接触区域4的上表面横跨到源极区域3的上表面的掩模。该掩模在自主体接触区域4的上表面朝向带有偏角θ的[11-20]方向横跨到源极区域3的上表面的区域的一部分具有开口。该开口在源极区域3的上表面形成至在之后的工序中形成的沟槽7的第1侧壁面13的位置。或者，该开口在源极区域3的上表面形成至相对于在之后的工序中形成的沟槽7的第1侧壁面13的位置进一步以第1距离x1分开的位置。
并且，通过自掩模之上朝向主体区域5的下方进行离子注入，形成低浓度层24，该低浓度层24具有比高浓度层23低且比碳化硅漂移层2高的第2杂质浓度。
另外，也可以在碳化硅漂移层2的表面以同样的位置关系通过外延生长来形成高浓度层23和低浓度层24。另外，高浓度层23和低浓度层24的制造顺序也可以前后调换。
采用以上所述的那样的结构，能够获得以下的效果。
图14是例示对涉及本实施方式的碳化硅半导体装置的阈值电压与耗尽抑制层6a的n型的杂质浓度的关系性进行计算后得到的结果的图。在图14中，纵轴用百分率表示算得的阈值电压相对于最大值的比例，横轴是耗尽抑制层6a的n型的杂质浓度[cm-3]。另外，图15是例示对涉及本实施方式的碳化硅半导体装置的门极电压为15v的情况下的通态电阻与耗尽抑制层6a的n型的杂质浓度的关系性进行计算后得到的结果的图。在图15中，纵轴用百分率表示算得的通态电阻相对于最大值的比例，横轴是耗尽抑制层6a的n型的杂质浓度[cm-3]。另外，图16是例示对涉及本实施方式的碳化硅半导体装置的饱和电流与耗尽抑制层6a的n型的杂质浓度的关系性进行计算后得到的结果的图。在图16中，纵轴用百分率表示算得的饱和电流相对于最大值的比例，横轴是耗尽抑制层6a的n型的杂质浓度[cm-3]。
在图14～图16中，将主体区域5的p型的杂质浓度形成为3×1017cm-3，将耗尽抑制层6a的n型的杂质浓度形成为1.5×1017cm-3左右～5×1017cm-3左右。
如图14中例示的那样，随着耗尽抑制层6a的杂质浓度增高，碳化硅半导体装置的阈值电压下降。这是因为，耗尽抑制层6a的杂质浓度越高，对近旁的沟道区域的轮廓的影响越大，有效载流子浓度越低。
如图15中例示的那样，碳化硅半导体装置的通态电阻也同样，随着耗尽抑制层6a的杂质浓度增高，该通态电阻下降。但是，在杂质浓度高的区域，该变化率变低。
这是因为，耗尽抑制层6a的杂质浓度越高，杂质浓度的差异对形成在该耗尽抑制层6a的下方的通态电流的路径施加的影响也越小。即，耗尽抑制层6a的杂质浓度越高，相对于耗尽抑制层6a的浓度变化的、通态电流路径的变化越迟钝。
如图16中例示的那样，随着耗尽抑制层6a的杂质浓度增高，碳化硅半导体装置的饱和电流值大幅增大。
这里，根据所用的元件的构造条件的不同，碳化硅半导体装置的各种特性的最理想的变化率不同，所以并不限定于图14～图16中例示的结果。
这样，采用涉及本实施方式的碳化硅半导体装置，在阈值电压或通态电阻高的晶面形成有促进电流的流通的高浓度层23，并且在阈值电压或通态电阻低的晶面形成有抑制电流的流通的低浓度层24。由于是这样的结构，所以通过调整各个层的杂质浓度，能够控制每个晶面的沟道特性。因而，能够减少由偏角θ导致的元件面内的电流不均。
第3实施方式
说明涉及本实施方式的碳化硅半导体装置。在以下的说明中，对于与在以上所述的实施方式中说明的结构同样的结构，标注与上述实施方式相同的附图标记进行图示，适当地省略对其详细的说明。
关于碳化硅半导体装置的结构
图9是概略地例示用于实现涉及本实施方式的碳化硅半导体装置的结构的剖视图。在图9中，纸面的上方是带有偏角θ的[0001]方向，纸面的右方是带有偏角θ的[11-20]方向，纸面的面前方向是[1-100]方向。如图9中例示的那样，在碳化硅半导体装置中，在沟槽7的底面形成有与碳化硅漂移层2相反的导电型的沟槽底面保护层8。
关于碳化硅半导体装置的制造方法
以上所述的构造能用以下这样的制造方法来制造。在利用与在第1实施方式中所述的方法同样的方法形成了沟槽7后，在沟槽7的底面利用5×1017cm-3左右～5×1018cm-3左右的受主杂质形成沟槽底面保护层8。可以通过离子注入来形成沟槽底面保护层8，但也可以在以沟槽底面保护层8的厚度量较深地形成了沟槽7后，在沟槽7内通过外延生长来形成沟槽底面保护层8。
采用以上所述的那样的结构，能够获得以下的效果。
在对碳化硅半导体装置外加有较高的电压的情况下，向碳化硅漂移层2内扩展的电场集中于沟槽7的底面。由于在沟槽7的底面形成有栅极绝缘膜9，所以在对沟槽7的底面外加有较高的电场时，负荷作用于栅极绝缘膜9，有时导致可靠性的变差或装置的损坏。特别是，如第1实施方式或第2实施方式中例示的那样，当在碳化硅漂移层2内形成有耗尽抑制层6那样的较高的杂质浓度的层时，周边的电场强度增高，碳化硅半导体装置的破坏电压有时下降。
采用涉及本实施方式的碳化硅半导体装置，通过在沟槽7的底面形成有与碳化硅漂移层2相反的导电型的沟槽底面保护层8，能使电场集中于沟槽底面保护层8，防止较高的电场外加于沟槽7的底面。此外，沟槽7的底面不再直接暴露于向耗尽抑制层6的周边扩展的电场。并且，耗尽层自沟槽底面保护层8向碳化硅漂移层2内扩展，所以碳化硅漂移层2内的电场强度也得到缓和。
这里，沟槽底面保护层8也可以与源电极11电连接。由此，能够减少栅电极-漏电极间的容量，改进开关特性。另外，与此同时，能够促进耗尽层自沟槽底面保护层8的延伸，提高碳化硅半导体装置内部的电场缓和效果。通过如以上所述地形成沟槽底面保护层8，能够提高栅极绝缘膜9的可靠性和碳化硅半导体装置的耐压性。
第4实施方式
说明涉及本实施方式的碳化硅半导体装置。在以下的说明中，对于与在以上所述的实施方式中说明的结构同样的结构，标注与上述实施方式相同的附图标记进行图示，适当地省略对其详细的说明。
关于碳化硅半导体装置的结构
图10是概略地例示用于实现涉及本实施方式的碳化硅半导体装置的结构的剖视图。在图10中，纸面的上方是带有偏角θ的[0001]方向，纸面的右方是带有偏角θ的[11-20]方向，纸面的面前方向是[1-100]方向。如图10中例示的那样，在碳化硅半导体装置中，在主体区域5的下表面形成有n型的耗尽抑制层6b，该n型的耗尽抑制层6b具有比碳化硅漂移层2高的杂质浓度。耗尽抑制层6b位于与沟槽7的第1侧壁面13接触的位置，并且位于与沟槽7的第2侧壁面14分开的位置。另外，如图10中例示的那样，在碳化硅半导体装置中，在沟槽7的底面形成有与碳化硅漂移层2相反的导电型的沟槽底面保护层8a。沟槽底面保护层8a的上端位于比自主体区域5向耗尽抑制层6b内延伸的耗尽层的下端深，且比自主体区域5向碳化硅漂移层2内延伸的耗尽层的下端浅的位置。
关于碳化硅半导体装置的制造方法
以上所述的构造能用以下这样的制造方法来制造。首先，在碳化硅漂移层2的表面形成主体接触区域4以及源极区域3，在进一步在与源极区域3的下表面以及主体接触区域4的下表面接触的位置形成有主体区域5的状态下，形成自主体接触区域4的上表面横跨到源极区域3的上表面的掩模。该掩模在自主体接触区域4的上表面朝向带有偏角θ的[11-20]方向横跨到源极区域3的上表面的区域的一部分具有开口。该开口在源极区域3的上表面形成至在之后的工序中形成的沟槽7的第1侧壁面13的位置。
并且，自掩模之上朝向主体区域5的下方进行离子注入，从而形成比碳化硅漂移层2的杂质浓度高的耗尽抑制层6b。另外，也可以在同样的位置通过外延生长来形成耗尽抑制层6b。以沟槽底面保护层8a的上端位于比后述的深度y1深且比后述的深度y2浅的位置的方式，通过离子注入或外延生长来形成沟槽底面保护层8a。另外，形成耗尽抑制层6b的工序的顺序也可以前后颠倒。
采用以上所述那样的结构，能够获得以下的效果。
首先，通态电流的路径形成在p型的主体区域5与沟槽底面保护层8a之间，但由于在被p型的区域夹着的碳化硅漂移层2产生junctionfieldeffecttransistor(jfet，结型场效应晶体管)效果，所以阻力增大。在p型的区域与n型的区域的pn接合部，自p型的区域向n型的区域延伸的耗尽层的宽度能用以下所述的算式(1)估算。利用p型的杂质浓度、n型的杂质浓度以及在通态下外加于漏电极12与源电极11之间的电压(通态电压)算出n型的区域的耗尽层的宽度ln。
算式1
在算出向主体区域5的下方扩展的耗尽层的宽度的情况下，在算式(1)中，na是主体区域5的受主浓度，nd是耗尽抑制层6b或碳化硅漂移层2的施主浓度，εs是半导体介电常数，q是元电荷，φbi是扩散电位，va是外加偏压(通态电压)。另外，扩散电位φbi能用以下所述的算式(2)求出。
算式2
在算式(2)中，k表示玻耳兹曼常数，t表示温度，ni表示真征载流子浓度。
在将自主体区域5的下表面向耗尽抑制层6b扩展的耗尽层的宽度设为ln1时，该耗尽层的下端的位置以ln1与主体区域5的下表面分开而位于该下表面的下方。将自主体区域5的下方向耗尽抑制层6b扩展的耗尽层的下端的位置设为深度y1。
另外，在将自主体区域5的下表面向碳化硅漂移层2扩展的耗尽层的宽度设为ln2时，该耗尽层的下端的位置以ln2与主体区域5的下表面分开而位于该下表面的下方。将自主体区域5的下表面向碳化硅漂移层2扩展的耗尽层的下端的位置设为深度y2。
在本实施方式中，在将沟槽7的底面形成为位于比深度y1深且比深度y2浅的位置时，能够获得图17中例示的那样的构造。图17是将用于实现涉及本实施方式的碳化硅半导体装置的结构中的沟槽周边放大例示的剖视图。在图17中，纸面的上方是带有偏角θ的[0001]方向，纸面的右方是带有偏角θ的[11-20]方向，纸面的面前方向是[1-100]方向。
如图17中例示的那样，在形成有耗尽抑制层6b的第1侧壁面13的近旁，沟槽底面保护层8a的上端位于比深度y1深的位置，所以在比深度y1深的位置形成有通态电流的路径。而在未形成耗尽抑制层6b的第2侧壁面14的近旁，沟槽底面保护层8a的上端位于比深度y2浅的位置，所以第2侧壁面14和碳化硅半导体衬底1被自沟槽底面保护层8a延伸的耗尽层以及自主体区域5延伸的耗尽层分隔。因而，通态电流不能流通。
即，在带有偏角θ的(11-20)面的主体区域5的下方，耗尽抑制层6b形成在与带有偏角θ的(11-20)面接触的位置。另外，在带有偏角θ的(-1-120)面的主体区域5的下方，碳化硅漂移层2形成在与带有偏角θ的(-1-120)面接触的位置。并且，通过使沟槽7的深度为
算式3
深度y1<沟槽的深度<深度y2…(3)
能够只将形成在电流不易流通的面上的沟道控制为无效，即，不在电流不易流通的面上形成沟道。因而，能够抑制碳化硅半导体装置内的电流不均，提高碳化硅半导体装置的可靠性。
另外，在以上所述的各实施方式中，说明了碳化硅半导体衬底1的主面具有自(0001)面朝[11-20]方向倾斜的偏角的碳化硅半导体装置，但碳化硅半导体衬底1的主面以及带有偏角的晶轴方位并不限定于此。因而，在碳化硅半导体衬底1的主面不是(0001)面的情况下，或在具有朝[11-20]方向以外的方向倾斜的偏角的情况下，沟槽7的第1侧壁面13不是带有偏角θ的(11-20)面，而是与带有由偏角导致的倾斜的晶轴方向正交的面，第2侧壁面14也不是带有偏角θ的(-1-120)面，而是与第1侧壁面13平行且夹着栅电极10位于与第1侧壁面13相反的一侧的面。
另外，在涉及以上所述的各实施方式的碳化硅半导体装置中，偏角θ只要大于0°即可，偏角θ的值并不特别限定。
关于由以上所述的实施方式获得的效果
以下，例示由以上所述的实施方式获得的效果。另外，以下，说明基于在以上所述的实施方式中例示的具体结构的效果，但也可以在产生同样的效果的范围内置换为在本申请说明书中例示的其他具体结构。另外，也可以跨多个实施方式进行该置换。即，也可以是将在不同的实施方式中例示的各结构组合而产生同样的效果的情况。
采用以上所述的实施方式，碳化硅半导体装置包括第1导电类型的碳化硅漂移层2、第2导电类型的主体区域5、第1导电类型的源极区域3、多条沟槽7、栅极绝缘膜9、栅电极10、源电极11、漏电极12和第1导电类型的耗尽抑制层6。另外，碳化硅漂移层2形成在具有偏角的碳化硅半导体衬底1的上表面。另外，主体区域5形成在碳化硅漂移层2的上表面。另外，源极区域3形成在主体区域5的表层的一部分。另外，多条沟槽7自源极区域3的上表面贯穿主体区域5而到达碳化硅漂移层2。另外，栅极绝缘膜9形成在各条沟槽7的内部的壁面。另外，栅电极10在各条沟槽7的内部形成为覆盖栅极绝缘膜9。另外，源电极11形成为覆盖源极区域3。另外，漏电极12形成在碳化硅漂移层2的下表面侧。另外，耗尽抑制层6形成在主体区域5的下表面，并且比碳化硅漂移层2的杂质浓度高。另外，耗尽抑制层6俯视时位于被多条沟槽7夹着的位置。另外，在碳化硅半导体衬底1的带有偏角的方向上，耗尽抑制层6和与耗尽抑制层6相邻的一个沟槽7之间的距离，不同于耗尽抑制层6和与耗尽抑制层6相邻的另一个沟槽7之间的距离。
在耗尽抑制层6与沟槽7的侧壁面的距离较短的情况下，通态电流的路径保持为较宽，所以电流易于流入。而在耗尽抑制层6与沟槽7的侧壁面的距离较长的情况下，通态电流的路径变窄，电流不易流入。因而，采用这种结构，通过依据晶面调整耗尽抑制层6与沟槽7的侧壁面的距离，能够抑制各条沟槽7的侧壁面的通态电流的差异，从而能够抑制碳化硅半导体装置内的电流不均以及阈值电压的不均。因而，能够获得稳定且可靠性高的碳化硅半导体装置。
另外，能够适当地省略除上述的结构以外的在本申请说明书中例示的其他结构。即，只利用上述的结构就能产生以上所述的效果。但是，在适当地将本申请说明书中例示的其他结构中的至少一者追加到以上所述的结构中的情况下，即，在将未作为以上所述的结构进行说明的本申请说明书中例示的其他结构追加到以上所述的结构中的情况下，也能同样地产生以上所述的效果。
另外，采用以上所述的实施方式，碳化硅半导体装置具有形成在沟槽7的底面的第2导电类型的沟槽底面保护层8。采用这种结构，能够抑制较高的电场作用于沟槽7的底面，所以能够减少外加于栅极绝缘膜9的电场强度，从而能够提高栅极绝缘膜9的可靠性。
另外，采用以上所述的实施方式，耗尽抑制层6与在自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的下降方向上相邻的一个沟槽7之间的距离，比耗尽抑制层6与在自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的上升方向上相邻的另一个沟槽7之间的距离短。采用这种结构，通过不在形成于作为电流易于流通的晶面的第1侧壁面13的沟道区域近旁形成耗尽抑制层6，能使该沟道区域近旁的电流路径变窄。另一方面，通过在形成于作为电流不易流通的晶面的第2侧壁面14的沟道区域近旁形成耗尽抑制层6，能使该沟道区域近旁的电流路径变宽。因而，能够抑制各条沟槽7的侧壁面的通态电流的差异，能够减少碳化硅半导体装置内的电流不均以及阈值电压的不均。
另外，采用以上所述的实施方式，耗尽抑制层6b与在自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的下降方向上相邻的一个沟槽7分开。并且，耗尽抑制层6b位于与在自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的上升方向上相邻的另一个沟槽7接触的位置。另外，沟槽底面保护层8a的上表面比自主体区域5向耗尽抑制层6b内延伸的耗尽层的下端深。并且，沟槽底面保护层8a的上表面比自主体区域5向碳化硅漂移层2内延伸的耗尽层的下端浅。采用这种结构，通过只将形成于作为电流不易流通的晶面的第2侧壁面14的沟道控制为无效而不使电流在第2侧壁面14处的电流路径流通，能够抑制各条沟槽7的侧壁面处的通态电流的差异，能够抑制碳化硅半导体装置内的电流不均以及阈值电压的不均。
另外，采用以上所述的实施方式，形成在沟槽7的自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的下降方向上的侧壁面的场效应晶体管的阈值电压，形成在沟槽7的自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的上升方向上的侧壁面的场效应晶体管的阈值电压相等。采用这种结构，通过依据晶面调整耗尽抑制层6与沟槽7的侧壁面的距离，能够抑制各条沟槽7的侧壁面处的通态电流的差异，能够抑制碳化硅半导体装置内的电流不均以及阈值电压的不均。
另外，采用以上所述的实施方式，碳化硅半导体装置包括第1导电类型的碳化硅漂移层2、第2导电类型的主体区域5、第1导电类型的源极区域3、多条沟槽7、栅极绝缘膜9、栅电极10、源电极11、漏电极12和第1导电类型的耗尽抑制层6a。另外，碳化硅漂移层2形成在具有偏角的碳化硅半导体衬底1的上表面。另外，主体区域5形成在碳化硅漂移层2的上表面。另外，源极区域3形成在主体区域5的表层的一部分。另外，多条沟槽7自源极区域3的上表面贯穿主体区域5而到达碳化硅漂移层2。另外，栅极绝缘膜9形成在各条沟槽7的内部的壁面。另外，栅电极10在各条沟槽7的内部形成为覆盖栅极绝缘膜9。源电极11形成为覆盖源极区域3。另外，漏电极12形成在碳化硅漂移层2的下表面侧。耗尽抑制层6a形成在主体区域5的下表面，并且比碳化硅漂移层2的杂质浓度高。另外，耗尽抑制层6a俯视时位于被多条沟槽7夹着的位置。另外，耗尽抑制层6a具有第1层和第2层。这里，高浓度层23对应于第1层。另外，低浓度层24对应于第2层。另外，高浓度层23位于自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的下降侧。另外，低浓度层24位于自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的上升侧。另外，高浓度层23比低浓度层24的杂质浓度高。采用这种结构，低浓度层24位于作为电流易于流通的晶面的第1侧壁面13侧，高浓度层23位于作为电流不易流通的晶面的第2侧壁面14侧，从而能够抑制各条沟槽7的侧壁面处的通态电流的差异，能够抑制碳化硅半导体装置内的电流不均以及阈值电压的不均。因而，能够获得稳定且可靠性高的碳化硅半导体装置。
另外，采用以上所述的实施方式，高浓度层23与在自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的下降方向上相邻的一个沟槽7之间的距离，比低浓度层24与在自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的上升方向上相邻的另一个沟槽7之间的距离短。采用这种结构，通过调整第1侧壁面13与低浓度层24之间的距离以及第2侧壁面14与高浓度层23之间的距离，能够抑制各条沟槽7的侧壁面的通态电流的差异，从而能够抑制碳化硅半导体装置内的电流不均以及阈值电压的不均。
另外，采用以上所述的实施方式，沟槽底面保护层8与源电极11电连接。采用这种结构，能够减少栅电极-漏电极间的容量而改进开关特性。另外，能够促进自沟槽底面保护层8扩展的耗尽层的延伸，缓和碳化硅漂移层2内的电场，降低作用于栅极绝缘膜9的电场强度。
另外，采用以上所述的实施方式，碳化硅半导体衬底1具有自(0001)面朝[11-20]轴向倾斜的偏角。另外，沟槽7的自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的下降方向上的侧壁面是(-1-120)面。另外，沟槽7的自碳化硅漂移层2的上表面以偏角的量倾斜的晶面的上升方向上的侧壁面是(11-20)面。采用这种结构，通过依据晶面调整耗尽抑制层6与沟槽7的侧壁面的距离，能够抑制各条沟槽7的侧壁面的通态电流的差异，能够抑制碳化硅半导体装置内的电流不均以及阈值电压的不均。
另外，采用以上所述的实施方式，碳化硅半导体衬底1的偏角为1°～10°。采用这种结构，通过依据晶面调整耗尽抑制层6与沟槽7的侧壁面的距离，能够抑制各条沟槽7的侧壁面的通态电流的差异，能够抑制碳化硅半导体装置内的电流不均以及阈值电压的不均。
另外，采用以上所述的实施方式，耗尽抑制层6的第1导电类型的杂质浓度为1×1017cm-3～5×1017cm-3。采用这种结构，能够有效地抑制向主体区域5的下方扩展的耗尽层的宽度，所以能使耗尽抑制层6的厚度较薄。
关于以上所述的实施方式中的变形例
在以上所述的实施方式中，有时也提到了各构成要素的材质、材料、尺寸、形状、相对的配置关系或实施的条件等，但这些在所有方面都是例示，本发明并不限定于本申请说明书所述的情况。因而，在本申请说明书公开的权利范围内设想未例示的无数个变形例。例如在使至少1个构成要素变形的情况下，包含追加设置的情况或省略设置的情况，此外还包含将至少1个实施方式中的至少1个构成要素抽出而与另一实施方式的构成要素组合的情况。
另外，只要不发生矛盾，在以上所述的实施方式中记载为具有“1个”的结构的构成要素也可以具有“1个以上”。此外，各构成要素是概念性的单位，在1个构成要素由多个结构物构成的情况下，包含1个构成要素对应于某一结构物的一部分的情况，此外还包含1个结构物具有多个构成要素的情况。另外，只要能发挥相同的功能，各构成要素可以包含具有其他的构造或形状的结构物。
另外，本申请说明书中的说明是为了涉及本技术的所有目的而参照的，均不认为是以往技术。
另外，在以上所述的实施方式中，在没有特别指定的前提下提到了材料名称等的情况下，只要不发生矛盾，则在该材料中可以含有如下材料等，即，含有其他的添加物的例如合金等。
在以上所述的实施方式中，半导体衬底设为n型，但也可以是设为p型的情况。即，在以上所述的实施方式中，作为碳化硅半导体装置的例子，说明了mosfet，但也可以设想碳化硅半导体装置的例子为绝缘栅双极型晶体管(insulatedgatebipolartransistor，即，igbt)的情况。另外，在碳化硅半导体装置的例子为igbt的情况下，与漂移层相反的导电型的层位于漂移层的下表面，但位于漂移层的下表面的层也可以是新形成在漂移层的下表面的层，也可以是如以上所述的实施方式中的情况那样供漂移层形成的衬底。
附图标记说明
1、碳化硅半导体衬底；2、碳化硅漂移层；3、源极区域；4、主体接触区域；5、主体区域；6、6a、6b、耗尽抑制层；7、沟槽；8、8a、沟槽底面保护层；9、栅极绝缘膜；10、栅电极；11、源电极；12、漏电极；13、第1侧壁面；14、第2侧壁面；15、第3侧壁面；16、第4侧壁面；17、18、19、20、21、面；22、角度；23、高浓度层；24、低浓度层；50、层间绝缘膜；x1、第1距离；x2、第2距离；x3、第3距离；x4、第4距离。