本申请要求于2016年2月18日提交的美国申请序列号为15/046，740的优先权的权益，其全部内容通过引用并入本文中。
本公开通常涉及半导体器件领域，并且具体而言，涉及诸如垂直nand串和其它三维器件的三维非易失性存储器器件及其制造方法。
背景技术：
最近，已经提出了使用有时称为位成本可扩展(bics)架构的三维(3d)堆叠存储器堆叠体结构的超高密度储存器件。例如，3dnand堆叠存储器器件可以由交替的导电层和介电层的阵列形成。通过层形成存储器开口来同时限定许多存储器层。然后通过用适当的材料填充存储器开口来形成nand串。笔直的nand串在存储器开口中延伸，而管状或u形形状的nand串(p-bics)包含一对存储器单元的垂直列。存储器单元的控制栅极可以由导电层提供。
参考图1，示出了现有技术三维(3d)nand芯片的布局，其中字线解码器电路和位线解码器电路位于与存储器单元的阵列的区域分开的区域。3dnand条(bank)(其也称为3dnand平面或页)位于矩形区域。字线解码器电路(其还称为行解码器电路或者“rowdec”电路)控制了施加到3dnand条的字线的电压。可以与3dnand条相邻提供阶梯区域使得垂直接触通孔结构到字线可以是形成在阶梯区域。金属线(示意性示出了在成对的阶梯区域和字线解码器电路之间的水平线)可以提供3dnand条的字线和字线解码器电路之间的电连接。感测放大器电路(其也称为位线解码器电路或“页缓冲器”电路)控制了施加到位线的电压(其示意性示出为在3dnand条之上延伸并且延伸到感测放大器电路的垂直线)控制了施加到位线的电压，检测在3dnand条内的单独存储器单元的状态(例如在读取操作期间)，并且锁存单独存储器单元的状态。字线解码器电路可以实现为外围器件区域中的位于与阶梯区域相邻的两个块，并且感测放大器电路可以位于从字线解码器电路区域中的一个旋转90度的区域，以使能与所有位线连接。
字线解码器电路和感测放大器电路的面积作为半导体芯片的整体区域的部分是不可忽略的。字线解码器电路和感测放大器电路的总面积将可以容易超过总芯片面积的20％，并且可以超过一些3dnand存储器产品的总芯片区域的30％。作为3dnand存储器的总面积的部分，字线解码器电路和感测放大器电路的总面积甚至将预计进一步增加，因为字线的总数(实现为垂直堆叠体中的导电层)在高密度3dnand存储器器件中增加。因此，期望在3dnand存储器器件中总芯片区域之上减少用于字线解码器电路和感测放大器电路的区域的部分。
技术实现要素：
根据本公开的方面，提供存储器器件，其包括：绝缘层和导电层的交替堆叠体，其位于衬底之上；延伸穿过交替堆叠体的存储器堆叠体结构的阵列，其中存储器堆叠体结构中的每一个包括电荷储存区域和垂直半导体沟道，并且导电层包括存储器堆叠体结构的字线；以及字线解码器电路，该字线解码器电路包含激活存储器堆叠体结构的相应字线的开关且位于在存储器堆叠体结构的下面和衬底之上。存储器器件还包括：字线垂直互连区域，其包含至少一个导电互连结构的多个集合，至少一个导电互连结构的每一个集合电接触字线解码器电路中的相应器件的节点；位线，其穿过相应漏极区域电连接到垂直半导体并且在存储器堆叠体结构的阵列之上延伸；以及上部互连层字线连接器，其在存储器堆叠体结构的阵列的部分之上平行于位线延伸，并且将至少一个导电互连结构的相应集合电连接到导电层。
根据本公开的另一个方面，提供了形成存储器器件的方法。在衬底上形成字线解码器电路。在字线解码器电路上形成存储器单元阵列。存储器单元阵列包含绝缘层和导电层的交替堆叠体，以及延伸穿过交替堆叠体的存储器堆叠体结构的阵列。存储器堆叠体结构中的每一个包括电荷储存区域和垂直半导体沟道。导电层包括存储器堆叠体结构的字线。字线解码器电路包含将存储器堆叠体结构的相应字线激活的开关。形成字线垂直互连区域，其包含至少一个导电互连结构的多个集合。至少一个导电互连结构的每一个集合接触字线解码器电路中的相应器件的节点。形成位线，其电连接到垂直半导体沟道穿过相应漏极区域并且在存储器堆叠体结构的阵列之上延伸。形成了上部互连级别字线连接器，其在存储器堆叠体结构的阵列的部分之上平行于位线延伸，并且将至少一个导电互连结构的相应集合电连接到导电层。
附图说明
图1是现有技术三维(3d)nand芯片的布局，其中字线解码器电路和位线解码器电路位于与存储器单元的阵列的区域分开的区域。
图2是根据本公开的实施例的包含3dnand堆叠存储器器件的第一示例性结构的垂直截面视图。
图3是根据本公开的实施例的包含3dnand堆叠存储器器件的第二示例性结构的垂直截面视图。
图4是根据本公开的实施例的第一和第二示例性器件结构的示意性垂直截面图。
图5是根据本公开的实施例的第一示例性布局，其中字线解码器电路和位线解码器电路位于存储器单元的阵列底下。
图6是在第一示例性布局中存储器堆叠体结构的平面的放大视图。
图7是根据本公开的实施例的第二示例性布局，其中字线解码器电路和位线解码器电路位于存储器单元的阵列底下。
图8是根据本公开的实施例包含字线接触通孔结构的区域的放大视图。
图9是根据本公开的实施例掩模重叠方案的示意图，以提供接触通孔腔体延伸穿过导电层和绝缘层的任意数量的对。
具体实施方式
如上所述，本公开指向诸如垂直nand串和其它三维器件的三维非易失性存储器结构以及其制造方法，其各个方面在以下描述。本公开的实施例可以用于形成各种半导体器件，诸如包括多个nand存储器串的三维单片存储器阵列器件。附图未按比例绘制。除非明确地描述或清楚地指示了没有元件的重复，否则可以重复元件的多个实例，其中示出了元件的单个实例。诸如“第一”、“第二”和“第三”的序数仅用于标识相似的元件，并且在本公开的说明书和权利要求书中可以采用不同的序数。
单片三维存储器阵列是其中在诸如半导体晶片的单个衬底上方形成多个存储器级别而没有介于中间的衬底的阵列。术语“单片”意味着阵列的每一个级别的层直接沉积在阵列的每一个下卧的级别的层上。相比之下，二维阵列可以分开形成，并且然后封装在一起以形成非单片存储器器件。例如，如美国专利号5，915，167题为“三维结构存储器(three-dimensionalstructurememory)”中所描述的，通过在分开的衬底上形成存储器级别并且垂直地堆叠存储器级别来构造非单片堆叠存储器。衬底在键合之前可以变薄或者从存储器级别移除，但是由于存储器级别最初形成在分开的衬底上，这样的存储器不是真正的单片三维存储器阵列。衬底可以包含其上制造的集成电路，诸如存储器器件的驱动器电路。
本公开的各种三维存储器器件包含单片三维nand串存储器器件，并且可以采用本文所描述的各种实施例来制造。单片三维nand串位于在衬底之上的单片三维nand串的阵列。nand串的三维阵列的第一器件级别中的至少一个存储器单元位于nand串的三维阵列的第二器件级别中的另一个存储器单元之上。
共同参考图2-6，以各种视图示出包含3dnand堆叠存储器器件的示例性器件结构。图2示出了根据本公开的实施例的包含3dnand堆叠存储器器件的第一示例性结构的垂直截面视图。图3示出了根据本公开的实施例的包含3dnand堆叠存储器器件的第二示例性结构的垂直截面视图。图4是根据本公开的实施例第一和第二示例性器件结构的示意性垂直横截面视图，其示出了垂直互连区域200的位置以连接到字线解码器电路和位线解码器电路。垂直互连区域200可以包含位线垂直互连区域200a，其包含导电互连结构28的第一集合，该导电互连结构28的第一集合在位线和位线解码器电路300之间提供电连接。垂直互连区域200还可以包含字线垂直互连区域200b，其包含导电互连结构28的第二集合，该导电互连结构28的第二集合在字线和字线解码器电路400之间提供电连接。图5示出了根据本公开的实施例的第一示例性布局，其中字线解码器电路400和位线解码器电路300位于存储器单元的阵列底下。图6是在第一示例性布局中存储器单元的条的放大视图。
在本公开的实施例的示例性器件结构中，字线解码器电路400形成在衬底8的顶表面和包含存储器堆叠体结构55的存储器单元阵列100的底表面之间。如本文所使用的，“存储器单元阵列”是指多个阵列单元的阵列，其可以布置在三维阵列中，该三维阵列包含垂直延伸nand串的二维阵列。字线解码器电路400可以形成在与包含存储器堆叠体结构55的存储器单元阵列100的区域的第一部分重叠的区域内。位线解码器电路300形成在衬底8的表面和包含存储器堆叠体结构55的存储器单元阵列100的底表面之间。位线解码器电路300可以形成在与包含存储器堆叠体结构55的存储器单元阵列100的区域的第二部分重叠的区域内。
存储器堆叠体结构55的阵列的区域的第一部分和第二部分可以是彼此互斥。包含存储器堆叠体结构55的存储器单元阵列100可以具有矩形区域。在说明性示例中，矩形区域可以具有第一侧边大约为4nm～8nm——诸如从5nm到6nm，并且第二侧边大约为1nm～4nm——诸如1.5nm～3nm，但是矩形的横向尺寸可以按需要调整。根据本公开的实施例，矩形区域的较长侧边可以用于提供通过其的位线连接以及通过其的字线连接。因此，不像是现有技术的器件，其中存储器堆叠体结构的阵列的矩形结构的较短侧边必须用于提供通过其的字线连接或是通过其的位线连接，本公开的实施例的器件可以将包含存储器堆叠体结构55的存储器单元阵列100的区域的矩形的一个长侧边用于通过其的位线连接，并且将包含存储器堆叠体结构55的存储器单元阵列100的区域的矩形的另一个长侧边用字线连接，由此降低了导线密度以及用于形成用作字线连接和位线连接的金属互连结构所需要的金属级别的数量。
示例性器件结构包含衬底8，其可以是半导体衬底。采用本领域已知方法，各种半导体器件可以形成在衬底8上或衬底8之上。衬底8可以包含衬底半导体层9。衬底半导体层9是半导体材料层，并且可以包含至少一个单质半导体材料、至少一个iii-v化合物半导体材料、至少一个ii-vi化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其它半导体材料。衬底8具有主表面7，其可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶的半导体表面。在一个实施例中，衬底8是包含掺杂阱(例如p阱)的衬底半导体层的硅晶片。
如本文所使用的，“半导体材料”是指具有从1.0x10-6s/cm到1.0x105s/cm的范围中的电导率的材料，并且当以电学掺杂物适当地掺杂时能够产生具有从1.0s/cm到1.0x105s/cm的范围中的电导率的掺杂材料。如本文所使用的，“电学掺杂物”是指将空穴添加到能带结构内的价带的p型掺杂物，或者是将电子添加到能带结构内的导带的n型掺杂物。如本文所使用的，“导电材料”是指具有大于1.0x105s/cm的电导率的材料。如本文所使用的，“绝缘材料”或“介电材料”是指具有小于1.0x10-6s/cm的电导率的材料。电导的所有测量是在标准条件下做出的。可选地，至少一个掺杂阱衬底半导体层9可以形成在衬底8内。
字线解码器电路400和位线解码器电路300的半导体器件可以形成在衬底半导体层9之上。半导体器件可以包含各种场效应晶体管和附加器件(诸如电阻、电容器和/或二极管)，其提供字线解码器电路400和位线解码器电路300的全部功能。字线解码器电路400包含将存储器堆叠体结构55的相应字线激活的开关，并且在俯视图(诸如图5和图6)中具有与存储器堆叠体结构55的阵列的区域重叠的区域。位线解码器电路300包含将存储器堆叠体结构55的相应位线激活的开关，并且在俯视图中具有与存储器堆叠体结构55的阵列的区域重叠的区域。
在说明性示例中，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成浅槽隔离结构120。栅极介电层、至少一个栅极导体层和栅极帽盖介电层可以形成在衬底半导体层9之上，并且可以随后图案化，以形成至少一个栅极结构(150、152、154、158)，每个栅极结构可以包含栅极介电150、栅极电极(152、154)和栅极帽盖介电158。栅极电极(152、154)可以包含第一栅极电极部分152和第二栅极电极部分154的堆叠体。至少一个栅极间隔体156可以通过沉积和各向异性地蚀刻保形介电层而形成在至少一个栅极结构(150、152、154、158)的周围。
例如通过采用至少一个栅极结构(150、152、154、158)作为掩模结构来引入电学掺杂物，有源区130可以形成在衬底半导体层9的上部部分中。可以按需采用附加的掩膜。有源区130可以包含场效应晶体管的源极区域和漏极区域。可以可选地形成第一介电衬垫和第二介电衬垫。可以可选地采用介电衬垫(未示出)中的每一个，其可以包含硅氧化物层、硅氮化物层和/或介电金属氧化物层。
存储器堆叠体结构55的每一个块280可以包括存储器堆叠体结构55的多个群集160，其由从上方接触相应的导电层46的字线接触通孔结构68横向间隔。存储器堆叠体结构55的多个群集160可以在沿着与穿通堆叠体接触通孔结构76的纵长方向平行的水平方向延伸的一维阵列中。
诸如硅氧化物的介电材料可以沉积在至少一个半导体器件之上，并且可以随后平坦化以形成平坦化介电层170。在一个实施例中，平坦化介电层170的平坦化的顶表面可以与栅极结构(150、152、154、158)的顶表面共面。可以穿过平坦化介电层来形成作为导电通孔结构的接触级别导电互连结构281。
可选的第一介电盖帽层172可以形成在平坦化介电层170之上。第一介电盖帽层172(如果存在的话)可以包含诸如硅氮化物的介电材料，并且可以用作蚀刻停止层。可选地，可以穿过第一介电盖帽层172形成可以是导电通孔结构或导电线结构的盖帽级别导电互连结构282。
至少一个下部介电材料层180可以形成在平坦化介电层170之上。至少一个下部介电材料层在本文中称为至少一个下部互连级别介电材料层。至少一个下部介电材料层180可以包含诸如掺杂硅酸盐玻璃、未掺杂的硅酸盐玻璃、有机硅酸盐玻璃、其多孔衍生物和/或其堆叠体的介电材料。可以穿过至少一个下部介电材料层180形成可以是导电通孔结构或导电线结构的下部互连级别导电互连结构(283、284、285)。至少一个下部介电材料层180上覆字线解码器电路400和位线解码器电路300。
可选的第二介电盖帽层182可以形成在至少一个下部介电材料层180之上。第二介电盖帽层182(如果存在的话)可以包含诸如硅氮化物的介电材料，并且可以用作蚀刻停止层。
可以通过多晶硅半导体材料(诸如多晶硅)的沉积或者通过从随后分开(例如采用氢注入层以及引入了从载波衬底分开半导体材料层10的退火工艺)的载体衬底转印半导体材料层10(其可以是单晶或多晶)，而将半导体材料层10形成在至少一个下部介电材料层180之上。
介电衬垫12可以形成在半导体材料层10上方。介电衬垫12可以是例如硅氧化物层或介电材料氧化物层。介电衬垫12可以用作随后形成的源极侧选择晶体管的栅极介电，该晶体管用于选择在操作nand阵列的期间激活的半导体沟道的集合。
第一材料和不同于第一材料的第二材料的交替层的堆叠体形成在半导体材料层10的顶表面之上。交替层的堆叠体形成了绝缘层32和与绝缘层32垂直分开的间隔体材料层的交替堆叠体。在一个实施例中，第一材料可以是形成绝缘层32的绝缘材料，并且第二材料可以是形成导电线结构的导电材料，该导电线结构可以包含导电层46。替代地，第一材料可以是形成绝缘层32的绝缘材料，并且第二材料可以是沉积为牺牲层的牺牲材料且至少部分用导电材料替换以在形成存储器堆叠体结构55之后形成导电层46。可以将交替堆叠体的在垂直互连区域200的部分移除以形成腔体，该腔体可以是用介电材料填充以形成介电材料部分64。
存储器开口可以穿过绝缘层32和采用本领域已知的方法的间隔体材料层(其可以是导电层46和牺牲材料层)的交替堆叠体来形成。例如，由半导体材料的选择性沉积，半导体材料部分11可以直接在半导体材料层10的物理暴露表面上形成在每一个存储器开口中的底部部分处。
绝缘层32和间隔体材料层的交替堆叠体可以形成为穿过其以单个各向异性蚀刻工艺形成存储器开口的单个层级结构，或者可以形成为多个层级结构。在替换的堆叠体形成为多个层级结构的情况下，可以穿过对应层级结构来形成存储器开口的多个集合，该对应层结构包含相应的绝缘层32和间隔体材料层的交替堆叠体，并且存储器开口的每个集合与另一个下卧存储器开口的集合(如果存在的话)对准。在这种情况下，介电材料部分64可以包含多个层级-级别介电材料部分(64a、64b)，每一个位于相应层级结构的级别处。
存储器堆叠结构55可以形成在存储器开口的剩余体积中。在半导体沟道60不填充存储器膜50内的整个体积(即，具有圆柱形)的情况中，每个存储器堆叠体结构55可以包括至少存储器膜50、半导体沟道60以及可选的介电核心62。每个存储器膜50可以从外到内包含阻挡介电层、电荷俘获层或多个垂直间隔的浮置栅极电极以及隧穿介电层。半导体沟道60可以包含第一半导体沟道层601和第二半导体沟道层602。漏极区域63可以形成在每个半导体沟道60的顶部上。至少一个接触级别介电层(71、73)和介电柱7p可以根据需要来形成。
可以形成穿过交替堆叠体延伸的背侧沟槽。如果间隔体材料层形成为牺牲材料层，牺牲材料层可以用导电层46来替换。在牺牲材料层用导电层46替换的期间，环形介电间隔体116可以形成在每个半导体材料部分11。通过将电学掺杂物注入到半导体材料层10的下卧背侧沟槽的部分中，源极区域61可以形成在每个背侧沟槽底下。
绝缘间隔体74可以形成在每个背侧沟槽的外围处，并且背侧沟槽的剩余体积可以用至少一个导电材料填充以形成穿通堆叠体接触通孔结构76，其可以是源极接触通孔结构。每个穿通堆叠体接触通孔结构76可以穿过交替堆叠体(32、46)来形成。存储器堆叠体结构55的阵列可以包含存储器堆叠体结构55的由穿通堆叠体接触通孔结构76彼此横向间隔的多个块280。在一个实施例中，穿通堆叠体接触通孔结构76可以沿着存储器单元阵列100(即3dnand条)的纵长方向来延伸，由此沿着垂直于3dnand条的纵长方向的方向来分开存储器堆叠体结构55的块280。3dnand条的纵长方向是沿着矩形的长侧边限定存储器单元阵列100的区域的水平方向。
半导体材料层10可以包含水平半导体沟道，其(在半导体材料部分11存在的情况下)通过半导体材料部分11与存储器堆叠体结构55的垂直半导体沟道60邻接，或者(在半导体材料部分11省略的情况下)直接与存储器堆叠体结构55的垂直半导体沟道60邻接(即接触)。水平半导体沟道可以在半导体材料层10内从半导体材料部分11的底部(其是半导体沟道的部分)延伸到相邻的源极区域61。
至少一个上部介电材料层90可以形成在包含存储器堆叠体结构55的存储器单元阵列100之上。至少一个上部介电材料层90在本文中称为至少一个上部互连级别介电材料层。至少一个上部介电材料层90可以包含诸如掺杂硅酸盐玻璃、未掺杂的硅酸盐玻璃、有机硅酸盐玻璃、其多孔衍生物和/或其堆叠体的介电材料。包含上部互连级别金属线结构92的上部互连级别导电互连结构可以穿过至少一个上部介电材料层90而形成。上部互连级别导电互连结构可以可选地包含导电通孔结构(未示出)和/或嵌入在至少一个上部介电材料层90的附加的金属线(未示出)。
因此，字线解码器电路400和位线解码器电路300可以位于存储器堆叠体结构55的阵列底下并且在衬底8之上。字线解码器电路400和位线解码器电路300可以采用工艺步骤的相同集合彼此相邻地形成在相同级别中。
存储器单元阵列100形成在字线解码器电路400的区域之上并且在位线解码器电路300的区域之上。存储器单元阵列100包含绝缘层32和导电层46的交替堆叠体，以及延伸穿过交替堆叠体(32、46)的存储器堆叠体结构55的阵列。存储器堆叠体结构55中的每一个包括电荷储存区域(其可以呈现为在存储器膜50内的导电层46的每一个级别处的分立部分)和垂直半导体沟道60。导电层46包括存储器堆叠体结构55的字线。
在一个实施例中，在存储器单元阵列100中的存储器堆叠体结构55的阵列可以包括存储器堆叠体结构55的由穿通堆叠体接触通孔结构76彼此横向间隔开的多个块280，该穿通堆叠体接触通孔结构76延伸穿过交替堆叠体(32、46)到半导体材料层10的顶表面。存储器堆叠体结构55的每一个块280可以沿着块280的纵长方向横向延伸，该块的纵长方向是与限定存储器单元阵列100的区域的矩形的纵长方向一样。
在字线解码器电路400和存储器单元阵列100的导电层46之间的垂直电连接可以提供在字线垂直互连区域200b中。字线垂直互连区域200b中的每一个可以是第一矩形区域，其从存储器堆叠体结构55的阵列的区域(即从存储器单元阵列100的区域)横向偏移并且沿着存储器单元阵列100的纵长方向延伸。在一个实施例中，在字线和字线解码器电路400之间的电连接可以包括字线接触通孔结构68，其从上方接触相应导电层46并且位于穿通堆叠体接触通孔结构76的相应邻近对之间(即在块280内)。
可以在字线垂直互连区域200b的区域内穿过至少一个下部介电材料层180和介电材料部分64而形成至少一个导电互连结构28的多个集合。至少一个导电互连结构28的每一个集合可以接触字线解码器电路400中的相应器件的节点。字线解码器电路400中的相应器件的节点可以是任何半导体器件(诸如场效应晶体管、二极管、电容器等)的节点。例如，节点可以从以下选择：场效应晶体管的源极区域、晶体管的漏极区域和场效应晶体管的栅极电极。至少一个导电互连结构28的一些集合可以包含单个接触通孔结构，其延伸穿过介电材料部分64、至少一个下部介电材料层180，并且可选地穿过平坦化介电层170到字线解码器电路400的相应器件。
另外，至少一个导电互连结构28的一些其它集合可以包含多个导电互连结构(281、282、283、284、285、286)。例如，在至少一个导电互连结构的集合之间的一个或多个集合可以包括堆叠体级别连接器通孔结构286、至少一个连接器金属线(283、285)和至少一个连接器通孔结构(281、282、284)，该堆叠体级别连接器通孔结构286从包含交替堆叠体(32、46)的顶表面的水平平面上方延伸到包含交替堆叠体(32、46)的底表面的另一个水平平面；该至少一个连接器金属线(283、285)下卧于交替堆叠体(32、42)且在俯视图中至少部分地位于存储器单元阵列100的区域内，并且至少一个连接器通孔结构(281、282、284)下卧于交替堆叠体(32、42)。在一个实施例中，至少一个导电互连结构28的集合可以包含堆叠体级别连接器通孔结构286、下部互连级别导电互连结构(283、284、285)、盖帽级别导电互连结构282以及接触级别导电互连结构281。
字线接触通孔结构68可以部分穿过交替堆叠体(32、42)来形成。字线接触通孔结构68可以接触相应导电层46并且可以在交替堆叠体(32、46)上方延伸。在每个块280内，在延伸到不同导电层46的字线接触通孔结构68的集合可以提供到每个导电层46的电接触。每个字线接触通孔结构68可以形成在相应接触通孔腔体内，其外围部分处用相应绝缘间隔体66填充，并且中心部分处用相应字线接触通孔结构68填充。
金属线结构92可以形成在至少一个上部介电材料层90中。金属线结构92的子集合可以接触相应字线接触通孔结构68和至少一个导电互连结构28的集合。在一个实施例中，用于提供字线(如实现为导电层46)和字线解码器电路400之间的电连接的每个金属线结构92可以接触相应字线接触通孔结构68和至少一个导电互连结构28的相应的集合。
在位线解码器电路300和存储器单元阵列100的导电层46之间的垂直电连接可以提供在位线垂直互连区域200a中。位线垂直互连区域200a中的每一个可以是第二矩形区域，其在字线垂直互连区域200b的相对侧上从存储器堆叠体结构55的阵列的区域(即从存储器单元阵列100的区域)横向偏移并且沿着存储器单元阵列100的纵长方向延伸。
可以在位线垂直互连区域200a的区域内穿过至少一个下部介电材料层180和介电材料部分64来形成至少一个导电互连结构28的附加的集合。至少一个导电互连结构28的每一个附加的集合可以接触位线解码器电路300中的相应器件的节点。位线解码器电路300中的相应器件的节点可以是任何半导体器件(诸如场效应晶体管、二极管、电容器等)的节点。例如，节点可以从以下选择：场效应晶体管的源极区域、晶体管的漏极区域和场效应晶体管的栅极电极。至少一个导电互连结构28的一些附加的集合可以包含单个接触通孔结构，其延伸穿过介电材料部分64、至少一个下部介电材料层180，并且可选地穿过平坦化介电层170到字线解码器电路300的相应器件的节点。
另外，至少一个导电互连结构28的一些其它附加的集合可以包含多个导电互连结构(281、282，283、284、285、286)。例如，在至少一个导电互连结构的附加的集合之间的一个或多个集合可以包括堆叠体级别连接器通孔结构286、至少一个连接器金属线(283、285)和至少一个连接器通孔结构(281、282、284)，该堆叠体级别连接器通孔结构286从包含交替堆叠体(32、46)的顶表面的水平平面上方延伸到包含交替堆叠体(32、46)的底表面的另一个水平平面；该至少一个连接器金属线(283、285)下卧于交替堆叠体(32、42)且在俯视图中至少部分地位于存储器单元阵列100的区域内，并且该至少一个连接器通孔结构(281、282、284)下卧于交替堆叠体(32、42)。在一个实施例中，至少一个导电互连结构28的集合可以包含堆叠体级别连接器通孔结构286、下部互连级别导电互连结构(283、284、285)、盖帽级别导电互连结构282以及接触级别导电互连结构281。
金属线结构92可以包含电短路到上覆于存储器堆叠体结构55的相应漏极区域63的位线。漏极接触通孔结构88可以提供下卧漏极区域63和上覆金属线结构92的每一对之间的电接触(其提供电短路)，其可以是延伸到位线垂直互连区域200a中的位线。金属线结构92的子集可以包括存储器单元阵列100的位线和对应的至少一个导电互连结构28的集合，或者可以与存储器单元阵列100的位线和对应的至少一个导电互连结构28的集合电短路，该对应的至少一个导电互连结构28的集合与位线解码器电路300电短路。
上部互连级别金属线结构92的子集(其在本文中称为上部互连级别字线连接器)可以用于提供在字线接触通孔结构68和每个至少一个导电互连结构28的集合之间的电连接，该每个至少一个导电互连结构28的集合将电学导电路径提供到字线解码器电路400。上部互连级别字线连接器位于存储器堆叠体结构55的阵列之上并且沿着与位线的纵长方向的相同方向延伸。
位线垂直互连区域200a的纵长方向可以具有相应第一矩形区域，并且字线垂直互连区域200b可以具有相应第二矩形区域。每个第一矩形区域(即位线垂直互连区域200a中的每一个区域)的纵长方向可以平行于每个第二矩形区域(即字线垂直互连区域200b中的每一个区域)的纵长方向。上部互连级别字线连接器(其是上部互连级别金属线结构92的第一子集)从存储器堆叠体结构55的块280内的字线接触通孔结构68上方横向延伸到至少一个上部介电材料层90的级别处的字线垂直互连区域200b中。上部互连级别字线连接器的子集在至少另一个存储器堆叠体结构55的块之上经过。位线(其是上部互连级别金属线结构92的第二子集)从存储器堆叠体结构55的每个块280内的存储器堆叠体结构55上方横向延伸到至少一个上部介电材料层90的级别处的位线垂直互连区域200a中。位线的子集在至少另一个存储器堆叠体结构55的块之上经过。上部互连级别字线连接器和位线可以彼此平行，并且可以垂直于位线垂直互连区域200a和字线垂直互连区域200b的纵长方向。
在图5和图6所示的布局中，包含存储器堆叠体结构55的阵列的存储器单元阵列100可以包括存储器堆叠体结构55的多个块280。存储器堆叠体结构55的多个块280可以由穿通堆叠体接触通孔结构76横向间隔开，并且可以沿着相应块280的纵长方向横向延伸，该相应块的纵长方向可以与存储器单元阵列100的纵长方向一样。在存储器单元阵列100的字线解码器电路400和导电层46(其是3dnand存储器器件的字线)之间的垂直电连接可以提供在第一矩形区域(其是字线垂直互连区域200b)中，该第一矩形区域从存储器堆叠体结构55的阵列的区域(即存储器单元阵列100的区域)横向偏移并且沿着存储器单元阵列100的纵长方向延伸。在存储器单元阵列100的位线解码器电路300和存储器堆叠体结构55的位线之间的垂直电连接可以提供在第二矩形区域(其是位线垂直互连区域200a)中，该第一矩形区域从存储器堆叠体结构55的阵列的区域横向偏移并且沿着纵长方向延伸。
在一个实施例中，存储器器件可以包含存储器单元阵列100的多个条，并且可以包含存储器堆叠体结构55的阵列的多个实例的周期性重复、沿着与公共存储器单元阵列100的纵长方向垂直的方向重复的第一矩形区域和第二矩形区域。
参考图7，示出了第二示例性布局，其中字线解码器电路400和位线解码器电路300位于存储器单元阵列100底下，使得条的每个邻近对是彼此的镜像图像。在这种情况下，位线解码器电路300可以从一个存储器单元阵列100的部分底下的区域连续地延伸到另一个存储器单元阵列100’的部分底下的另一个区域。替代地或附加地，字线解码器电路400可以从一个存储器单元阵列100的部分底下的区域连续地延伸到另一个存储器单元阵列100’的部分底下的另一个区域。如果提供多于三个存储器单元阵列100，位线解码器电路300和字线解码器电路400可以在存储器单元阵列100底下以以下的方式进行交替：位线解码器电路300和字线解码器电路400中的每一个跨越两个存储器单元阵列100。
在这种情况下，可以形成包括存储器堆叠体结构55的多个块280的存储器堆叠体结构55的一个阵列100(如实现为存储器单元阵列100)，以及包括存储器堆叠体结构55的附加的多个块280中的存储器堆叠体结构55的附加的阵列100’(如实现为存储器单元阵列100’)。包含字线垂直连接区域200b的实例的第一矩形阵列区域可以形成在存储器单元阵列100的距另一个存储器单元阵列100’远端的一个侧边上，即在不与另一个存储器单元阵列100’相邻的侧边上。
存储器堆叠体结构55的两个阵列(100，100’)可以由包含位线垂直连接区域200a的实例的第二矩形区域彼此横向间隔。第三矩形区域可以位于第一矩形阵列区域的相对侧边处并且包含另一个字线垂直连接区域200b’。第三矩形区域可以包含在附加的字线解码器电路400’之间的垂直连接，该附加的字线解码器电路400’包含将存储器堆叠体结构55的附加的阵列100’的存储器堆叠体结构55的相应字线的开关。附加字线解码器电路400’可以位于存储器堆叠体结构55的附加的阵列100’底下，并且可以在俯视图中具有与存储器堆叠体结构55的附加的阵列100’重叠的区域。第二矩形区域可以具有与位线解码器电路200a重叠的区域，该区域激活了存储器堆叠体结构55的附加的阵列100’的位线。
参考图8，示出了包含字线接触通孔结构68的区域的放大视图。字线接触通孔结构68不形成在阶梯区域中，该阶梯区域不用于将连接提供到本公开的示例性结构中的字线。替代地，字线连接孔采用蚀刻掩模(701、702、704、708、716、732)的各种组合形成在每个存储器堆叠体结构55的块280内。
参考图9，示出了掩模重叠方案，其可以用于提供延伸穿过导电层46和绝缘层32的任意数量的对的字线连接孔(其是接触通孔腔体)。每个字线连接孔可以采用蚀刻掩模的集合之中的至少一个蚀刻掩模的适当组合来形成。蚀刻掩模中的开口的子集可以在具有与其它蚀刻掩模中其它开口的重叠。在采用n个蚀刻掩模的情况下，多达2n-1个导电层46和绝缘层32对可以通过提供穿过各种蚀刻掩模的开口之中的适当重叠来蚀刻。
在不同位置中具有孔的蚀刻掩模的组合可以用于形成具有不同深度的字线连接孔，即延伸到不同导电层46。例如，蚀刻掩模(701、702、704、708、716、732)可以包含1级别蚀刻掩模701，其用于蚀刻延伸穿过一个绝缘层32和一个导电层46的堆叠体的字线连接孔(其是通孔腔体)，或者由一个绝缘层32和一个导电层46的堆叠体延伸预先存在的字线连接孔。另外，蚀刻掩模(701、702、704、708、716、732)可以包含2级别蚀刻掩模702，其用于蚀刻延伸穿过两个绝缘层32和两个导电层46的堆叠体的字线连接孔(其是通孔腔体)，或者由两个绝缘层32和两个导电层46的堆叠体延伸预先存在的字线连接孔。此外，蚀刻掩模(701、702、704、708、716、732)可以包含2k级别蚀刻掩模702，其用于蚀刻延伸穿过2k个绝缘层32和2k个导电层46的堆叠体的字线连接孔(其是通孔腔体)，或者由2k个绝缘层32和2k个导电层46的堆叠体延伸预先存在的字线连接孔。编号k可以是任何大于1的整数，诸如2、3、4、5、6等。在一个实施例中，取决于用于形成实现字线连接孔的各种物理通孔腔体的工艺集成方案，蚀刻掩模(701、702、704、708、716、732)可以图案化光刻胶层，或者可以图案化硬掩模层。
孔在蚀刻掩模(701、702、704、708、716、732)中的位置可以按需要重叠以生成字线连接孔，该字线连接孔延伸穿过任意数量绝缘层32(和其间的任何导电层46)。例如，为了形成延伸穿过39个绝缘层32的字线连接孔、可以进行32级别蚀刻掩模和蚀刻穿过32个导电层46和绝缘层32的交替对的各向异性蚀刻工艺，可以进行4级别蚀刻掩模和蚀刻穿过4个导电层46和绝缘层32的交替对的各向异性蚀刻工艺，可以进行2级别蚀刻掩模和蚀刻穿过2个导电层46和绝缘层32的交替对的各向异性蚀刻工艺，并且可以进行1级别蚀刻掩模和蚀刻穿过1个导电层46和绝缘层32的交替对的各向异性蚀刻工艺。
在另一个示例中，为了形成延伸穿过40个绝缘层32的字线连接孔，可以进行32级别蚀刻掩模和蚀刻穿过32个导电层46和绝缘层32的交替对的各向异性蚀刻工艺，并且可以进行8级别蚀刻掩模和蚀刻穿过8个导电层46和绝缘层32的交替对的各向异性蚀刻工艺。
例如，为了形成延伸穿过41个绝缘层32的字线连接孔，可以进行32级别蚀刻掩模和蚀刻穿过32个导电层46和绝缘层32的交替对的各向异性蚀刻工艺，可以进行8级别蚀刻掩模和蚀刻穿过8个导电层46和绝缘层32的交替对的各向异性蚀刻工艺，并且可以进行1级别蚀刻掩模和蚀刻穿过1个导电层46和绝缘层32的交替对的各向异性蚀刻工艺。
总体而言，表示需要经过给定字线连接孔的多个绝缘层32的任何整数可以以二进制代码编写，以确定是否应该进行2k级别蚀刻掩模和蚀刻穿过2k个导电层46和绝缘层32的交替对的伴随的各向异性蚀刻工艺。如果该整数的二进制代码包含从右边起的第j个数字处的“1”，对应的2j的级别蚀刻掩模需要具有在字线连接孔的位置处的孔。如果该整数的二进制代码包含从右边起的第j个数字处的“0”，对应2j的级别蚀刻掩模不应具有在字线连接孔的位置处的孔。
在制造期间，字线连接孔的集合可以采用多个工艺步骤的集合来形成。每一个工艺步骤的集合可以包含施加光刻胶层的第一步骤、光刻地图案化具有相应开口的集合的光刻胶层的第二步骤、在从下卧于来自第二步骤的相应开口的集合的区域中蚀刻穿过导电层46和绝缘层32的相应数量的对的第三步骤、以及移除光刻胶层的第四步骤。
在一个实施例中，导电层46和绝缘层32的所述相应数量的对在工艺步骤的多个集合之中逐个集合而不相同。在一个实施例中，采用第三步骤的至少两个实例来形成字线连接孔的支配子集。如本文所使用的，字线连接孔的“支配子集”是指多于50％的字线连接孔。在一个实施例中，在存储器单元阵列100内的存储器堆叠体结构55的阵列包括存储器堆叠体结构55的多个块280，并且每个导电层46可以包含在存储器堆叠体结构55的每个块280中穿过其的相应数量的孔(即字线连接孔)。对于给定导电层46的孔的相应数量可以与下卧的给定导电层46的导电层46的总数相同。在该方案中，由单个字线接触通孔结构68接触每个导电层46。如果穿过每个字线(即相应导电层46)多个字线接触通孔68提供冗余，则穿过给定导电层46的孔的总数可以与下卧导电层46的数量乘以每个导电层46所采用的字线接触通孔结构68的重数的数量相同。
回到参考图8，绝缘间隔体66可以由共形绝缘材料层的沉积并且将共形绝缘材料层的水平部分移除的各向异性蚀刻来形成在每个字线连接孔内。每个绝缘间隔体66是共形绝缘材料层的剩余部分。至少一个导电材料可以沉积在由绝缘间隔体66横向围绕的腔体中。例如，通过化学机械平坦化，可以将至少一个导电材料中的过多部分从最顶部介电材料层(诸如图3所示出的至少一个接触级别介电层(71，72))上方移除。填充腔体的至少一个导电材料的每个剩余部分构成字线接触通孔结构68。
在字线和字线解码器电路400之间的电连接可以包括字线接触通孔结构68，其从上方接触相应导电层46并且位于穿通堆叠体接触通孔结构76的相应邻近对之间(即在块280内)。存储器堆叠体结构55的每一个块280可以包括存储器堆叠体结构55的多个群集160，其由从上方接触相应的导电层46的字线接触通孔结构68横向间隔。存储器堆叠体结构55的多个群集160可以是一维阵列，该一维阵列在沿着与穿通堆叠体接触通孔结构76的纵长方向平行的水平方向延伸。
在一个实施例中，实现为至少一个最顶部导电层46的选择漏极栅极电极可以提供在存储器堆叠体结构55的每一个块280内。在这种情况下，漏极分裂的浅沟槽隔离结构84可以将选择漏极栅极电极沿着块280的纵长方向分成两个电分离部分。在这种情况下，字线接触通孔结构68可以经过漏极分裂浅沟槽隔离结构84。
在一个实施例中，延伸穿过相同存储器堆叠体结构55的块280的每个字线接触通孔结构68可以在交替堆叠体(32、46)中接触不同导电层46。在一个实施例中，延伸穿过相同存储器堆叠体结构55的块280的字线接触通孔结构68可以布置为一维阵列，其在俯视图中沿着与穿通堆叠体接触通孔结构76的纵长方向平行的水平方向延伸。在俯视图中，虽然字线接触通孔结构68的高度(其可以在垂直横截面视图中看见)随着字线接触通孔结构68改变，但是字线接触通孔结构68的位置可以表现为周期性阵列。
字线接触通孔结构68的邻近对所经过的导电层46的数量差可以是或可以不是1。不同于采用阶梯式表面且在字线接触通孔结构68的邻近对所经过的导电层46的数量差必须精确为1的现有技术结构，本公开的实施例中字线接触通孔结构68的邻近对的导电层46的数量差不限制为1。具体而言，两个邻近字线接触通孔结构68所经过的导电层46的数量差可以是促进连线到字线解码器电路400的任何整数，并且可以是大于1的整数，以及小于导电层46的总数减一的整数。
根据本公开的各种实施例，提供了存储器器件，其包括绝缘层32和导电层46的交替堆叠体且该交替堆叠体位于衬底之上，以及延伸穿过该交替堆叠体(32、46)的存储器堆叠体结构55的阵列。存储器堆叠体结构中的每一个包括电荷储存区域(如实现为相应存储器膜50的部分)和垂直半导体沟道60。导电层46包括存储器堆叠体结构55的字线。存储器器件还包括字线解码器电路400，其包含将存储器堆叠体结构55的相应字线激活的开关，位于存储器堆叠体结构55的阵列底下和在衬底8上方，并且在俯视图中具有与存储器堆叠体结构55的阵列的区域重叠的区域。
在一个实施例中，存储器堆叠体结构55的阵列可以包括垂直nand器件的存储器元件，导电层46可以包括或者电连接到垂直nand器件的相应字线，衬底8可以包括硅衬底，并且垂直nand器件可以包括硅衬底之上的单片三维nand串的阵列。单片三维nand串的阵列的第一器件级别中的至少一个存储器单元位于单片三维nand串的阵列的第二器件级别中的另一个存储器单元之上。硅衬底可以包含集成电路，其包括存储器器件的字线驱动器电路和位线驱动器电路。单片三维nand串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部部分(诸如相应垂直半导体沟道60)实质上垂直于衬底8的顶表面延伸。单片三维nand串的阵列可以包括多个电荷储存元件(如实现为存储器膜50的部分)。每个电荷储存元件可以位于与多个半导体沟道中的相应一个相邻。单片三维nand串的阵列可以包括多个控制栅极电极，该控制栅极电极具有实质上平行于衬底8的顶表面的条形。多个控制栅极电极至少包括位于第一器件级别中的第一控制栅极电极和位于第二器件级别中的第二控制栅极电极。
3dnand结构包含存储器单元阵列100之下的cmos器件。字线解码器电路400和位线解码器电路300(即感测放大器(s/a)电路)二者可以在存储器单元阵列100之下。提供字线接线的金属线结构92可以主要沿着位线的方向延伸，该位线方向可以垂直于存储器单元阵列100的纵长方向。在一个实施例中，字线解码器电路400和位线解码器电路300二者可以是在位于存储器单元阵列100底下的相同器件级别，并且可以具有与存储器单元阵列100的区域重叠的相应区域。字线连接结构68可以分布在存储器单元阵列100内，并且特别地，在存储器堆叠体结构55的每个块280内且在相同块280内的存储器堆叠体结构55的群集160之间。
本公开的实施例提供若干非限制性优点。通过将驱动器电路——诸如字线解码器和/或位线解码器(例如感测放大器)电路——位于存储器阵列下方，芯片尺寸减小，其降低器件的成本。此外，通过使用如上所述的器件布局和存储器阵列外面的垂直字线互连，字线解码器可以位于存储器阵列之下并且在利用降低数量的金属互连层时可以省略阶梯式接触区域，这降低器件复杂度和成本。
尽管前述涉及特定实施例，但是将理解为本公开不限于此。对于本领域的普通技术人员而言，可以对所公开的实施例进行各种修改，并且这样的修改旨在在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以用功能上等同的任何其它兼容结构和/或配置来提供，只要这样的替换不是明确禁止的，或者否则对于本领域的普通技术人员之一而言是不可能的。本文中所引用的所有出版物、专利申请和专利均通过引用整体并入本文。