具有终端保护区的超结半导体器件及其制造方法与流程

本发明涉及一种超结半导体器件及其制造方法，尤其是一种具有终端保护区的超结半导体器件及其制造方法。

背景技术：

在中高压功率半导体器件领域，超结结构（Super Junction）已经被广泛采用，对比传统功率的半导体器件，具有超结结构的半导体器件能获得更加优异的器件耐压与导通电阻的折中关系。以600V 超结MOSFET器件为例，相同电压规格和芯片面积的超结MOSFET器件的导通电阻仅为常规VDMOS的20～30%左右。超结半导体器件一般包括提供电流流通路径的有源区和确保器件耐压的终端保护区，有源区和终端保护区内均设置有超结结构，超结结构由设置在半导体漂移区内交替邻接排布的P型半导体柱和N型半导体柱所构成，P型半导体柱与N型半导体柱保持电荷平衡，因此，在器件耐压工作时，P型半导体柱与N型半导体柱所产生的耗尽层为器件提供必要的电压耐受层。

然而在超结半导体器件的终端保护区耐压设计中，也存在很多问题。以N沟道超结MOSFET为例，常见的超结半导体器件终端结构设计如图11、图12所示。在其中的元胞区域，由于漂移层中的P柱与P型体区连通，P型体区与器件源极相连并保持相等电位；N柱与半导体衬底层具有相同导电类型并且对应连通，半导体衬底层与器件漏极相连并保持相等电位。因此，元胞区域中的P柱与N柱之间的电位差同器件漏极-源极之间的电位差相等。而器件终端保护区内，由于P柱未全部与P型体区相连通，这部分未与P型体区相连通的P柱为浮置设置，因此浮置的P柱与N柱之间的电位差小于器件漏极-源极之间的电位差。当器件耐压时，元胞区域内的超结结构可以完全充分耗尽，而终端保护区内的部分P柱和N柱无法完全耗尽，从而限制了终端保护区的耐压能力。

目前一般的解决方法是通过调整终端区域N柱宽度，并增大终端区域悬浮的P柱数量来保证器件终端耐压，但这样会严重浪费器件面积，增加器件成本。专利申请CN 102623504 A虽然通过改进终端设计结构，采用终端全部P柱与P型体区连通的方式来优化器件终端的耐压能力，减小终端尺寸。但在器件终端拐角区域，该结构有很多工艺和设计局限，例如在终端拐角区域，P柱和N柱的宽度必须有一种或一种以上在平面方向上采用宽度渐变，但在宽度渐变的P/N柱会导致电荷平衡很难实现，同时，宽度渐变的半导体柱在工艺上也有很大局限。因此，在实际产品中该专利的方法是无法保证终端拐角区域耐压优化的。

此外，在实际超结半导体器件制造时，一般会采用多层外延、注入、退火方案或深沟槽刻蚀外延填充等方案。多次外延、注入、退火方案中，外延本身的退火推结作用，导致P柱会呈现底部宽，顶部窄的形貌。在深沟槽刻蚀外延填充方案中，由于刻蚀工艺的原因以及为保证填充效果，一般深沟槽会刻蚀成底部窄、顶部宽的形貌，导致最终形成的P柱会呈现下底部窄、顶部宽的效果。这种形貌也会造成产品局部电荷不平衡，影响器件终端区域耐压效率。

技术实现要素：

本发明的目的是克服现有技术中存在的不足，提供一种具有终端保护区的超结半导体器件及其制造方法，其具有耐压特性好，终端保护区面积小，设计简单且与现有超结半导体器件制造工艺相兼容的特点。

按照本发明提供的技术方案，所述具有终端保护区的超结半导体器件，其特征是：在俯视平面上包括器件区域、直边终端保护区和拐角终端保护区，器件区域被直边终端保护区和拐角终端保护区所包围，每个拐角终端保护区与两个相互垂直的直边终端保护区相邻；在截面方向上包括第一导电类型衬底和第一导电类型漂移层，在第一导电类型漂移层中设置超结结构；

在所述器件区域中超结结构由第一导电类型第一柱和第二导电类型第一柱交替排布形成，第一导电类型第一柱和第二导电类型第一柱由半导体基板表面沿厚度方向延伸至第一导电类型漂移层内；在所述器件区域的半导体基板表面设有多个不连续的第二导电类型第一体区，第二导电类型第一柱与对应的第二导电类型第一体区电性连通；

在所述直边终端保护区中超结结构由第一导电类型第二柱和第二导电类型第二柱交替排布形成，第一导电类型第二柱和第二导电类型第二柱由半导体基板表面沿厚度方向延伸至第一导电类型漂移层内；在靠近器件区域一侧具有与第二导电类型第一体区电性连通的第二导电类型第二体区，第二导电类型第二柱一端与第二导电类型第二体区交叠，并且第二导电类型第二柱向远离第二导电类型第二体区的方向延伸；

在所述拐角终端保护区中超结结构由第一导电类型第三柱和第二导电类型第三柱交替排布形成，第一导电类型第三柱和第二导电类型第三柱由半导体基板表面沿厚度方向延伸至第一导电类型漂移层内；在俯视平面上，若干组由一对或几对第一导电类型第三柱和第二导电类型第三柱构成的超结结构组相互垂直，相互垂直的第二导电类型第三柱的一端与相邻且垂直的第二导电类型第三柱的相邻一端之间存在一定距离；

不同的第二导电类型第三柱相互之间电性不连通，并且第二导电类型第三柱与直边终端保护区第二导电类型第二柱电性不连通；

所述第二导电类型第二柱与第二导电类型第二体区交叠的一端与相邻器件区域的第二导电类型第一柱侧边具有顶部距离W10，W10取值小于或等于1/2×W3，W3为第一导电类型第一柱的顶部宽度；

相互垂直的第二导电类型第三柱的一端与相邻且垂直的第二导电类型第三柱的顶部距离为W11，W11取值介于1/2×W9和1/2×W9-（W7-W8）之间；其中，W7为第二导电类型第三柱的顶部宽度，W8为第二导电类型第三柱的底部宽度，W9为第一导电类型第三柱的顶部宽度。

进一步的，所述第二导电类型第一柱顶部宽度W1相同，底部宽度W2相同；所述第一导电类型第一柱顶部宽度W3相同。

进一步的，所述第二导电类型第二柱顶部宽度W4相同，底部宽度W5相同；所述第一导电类型第二柱顶部宽度W6相同。

进一步的，所述第二导电类型第三柱顶部宽度W7相同，底部宽度W8相同；所述第一导电类型第三柱顶部宽度W9相同。

进一步的，在所述第二导电类型第一体区内设置第一导电类型源区；在所述半导体基板表面设置有被栅氧化层和第一绝缘介质层包围的栅电极，在第一绝缘介质层上覆盖源极金属，源极金属与第二导电类型第一体区和第一导电类型型源区欧姆接触；在所述直边终端保护区和拐角终端保护区表面覆盖第二绝缘介质层；在所述第一导致类型衬底的背面设置漏极金属，漏极金属与第一导电类型衬底欧姆接触，漏极金属遍布器件区域、直边终端保护区和拐角终端保护区。

进一步的，所述直边终端保护区中的第二导电类型第二柱与第二导电类型第二体区不交叠的部分向远离第二导电类型第二体区方向上的长度不小于第二导电类型第一柱从半导体材料表面向体内延伸的深度。

进一步的，所述拐角终端保护区的边长不小于第二导电类型柱第一柱从半导体材料表面向体内延伸的深度。

所述具有终端保护区的超结半导体器件的制造方法，其特征是，包括以下步骤：

a、提供具有两个相对主面的第一导电类型半导体基板，所述第一导电类型半导体基板包括第一导电类型漂移区和第一导电类型衬底层；

b、在所述半导体基板的上表面淀积硬掩膜层，选择性地掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜窗口；在器件区域，每个开口宽度为W1，间距为W3；在直边终端保护区，每个开口的宽度为W4，间距为W6；在拐角终端保护区，每个开口的宽度为W7，间距为W9；

c、通过上述硬掩膜窗口，利用各项异性刻蚀方法在表面上刻蚀出多个深沟槽，所述深沟槽在第一导电类型漂移区内从半导体基板的上表面垂直向下延伸；在器件区域，每个深沟槽顶部宽度为W1，底部宽度为W2；在直边终端保护区，每个深沟槽顶部宽度为W4，底部宽度为W5；在拐角终端保护区，每个深沟槽顶部宽度为W7，底部宽度为W8；

d、在所述半导体基板的上表面淀积第二导电类型外延层，所述第二导电类型外延层填充在上述深沟槽内；进行抛光和平坦化，并去除硬掩模层，以在半导体基板内形成若干所需规则交替排布的超结结构；

e、在上述半导体基板上表面形成栅氧化层和栅电极；

f、在器件区域制作第二导电类型第一体区，在直边终端保护区制作第二导电类型第二体区，直边终端保护区的第二导电类型第二体区与第二导电类型第二柱有重叠部分；在所述第二导电类型第一体区内形成第一导电类型源区。

进一步的，所述硬掩膜层采用LPTEOS、二氧化硅或氮化硅。

进一步的，所述第二导电类型第一体区和第二导电类型第二体区为同一制造层或不同制造层。

本发明具有以下优点：

（1）终端尺寸小，耐压高；

（2）终端拐角保护区设计简单，容易实现电荷平衡；

（3）器件终端保护结构设计和制造步骤简单，适合量产。

附图说明

图1为本发明所述具有终端保护区的超结半导体器件的俯视平面图。

图2为图1的A-A’剖视图。

图3为图1的B-B’剖视图。

图4为图1的C-C’剖视图。

图5为半导体基板的剖视图。

图6为选择性刻蚀掩膜后的剖视图。

图7为刻蚀深沟槽后的剖视图。

图8为单晶硅外延填充并去除硬掩模后的剖视图。

图9为形成器件沟槽栅结构后的剖视图。

图10为形成器件体区和源区后的剖视图。

图11为常规的超结MOSFET终端保护区俯视图。

图12为常规的超结MOSFET终端保护区的剖视图。

附图标记说明：器件区域01、直边终端保护区02、拐角终端保护区03、N型漂移层001、N+衬底002、第一P型柱11、第一N型柱12、第一P型体区13、栅氧化层14、栅电极15、N+型源区16、第一绝缘介质层17、源极金属18、漏极金属19、第二P型柱21、第二N型柱22、第二P型体区23、第二绝缘介质层24、第三P型柱31、第三N型柱32、硬掩膜层41、深沟槽42。

具体实施方式

下面结合具体附图对本发明作进一步说明。

以N 型沟槽栅超结MOSFET器件为例，对本发明所述具体终端保护区的超结半导体器件及其制造方法进行说明。

如图1所示，为本发明所述具有终端保护区的超结半导体器件的俯视平面图，该超结半导体器件包括器件区域01、直边终端保护区02、拐角终端保护区03，其中器件区域01被四个直边终端保护区02和四个拐角终端保护区03包围，每个拐角终端保护区03与两个相互垂直的直边终端保护区02相邻。

在超结半导体器件的截面方向上，如图2～4所示，所述具有终端保护区的超结半导体器件的半导体材料包括N+衬底002和N型漂移层001。

如图2所示，在所述器件区域01中，由第一N型柱12和第一P型柱11所构成的超结结构从半导体材料表面沿厚度方向延伸至N型漂移层001内，并且交替规则排布。第一P型柱11顶部具有相同宽度W1，底部具有相同宽度W2；第一N型柱12具有相同顶部宽度W3。在器件区域01中设置有多个不连续的第一P型体区13，第一P型柱11与对应的第一P型体区13电性连通。在所述第一P型体区13内设置N+型源区16。在半导体材料表面设置有被栅氧化层14和第一绝缘介质层17包围的栅电极15，在第一绝缘介质层17上覆盖源极金属18，源极金属18与第一P型体区13和N+型源区16欧姆接触。

如图2～图4所示，在所述直边终端保护区02中，由第二N型柱22和第二P型柱21所构成的超结结构从半导体表面沿厚度方向延伸至N型漂移层001内，并且交替规则排布。第二P型柱21顶部具有相同宽度W4，底部具有相同宽度W5；第二N型柱22具有相同顶部宽度W6。在靠近器件区域01一侧具有与器件区域01中的第一P型体区13电性连通的第二P型体区23，第二P型体区23与器件区域01的第一P型体区13可以是同一制造层，也可以是不同制造层。第二P型柱21一端与第二P型体区23交叠，并向远离第二P型体区23的方向延伸。第二P型柱21与第二P型体区23交叠的一端与相邻的器件区域01内的第一P型柱11侧边具有顶部距离W10，W10取值小于或等于1/2×W3。

在所述拐角终端保护区03内，由第三N型柱32和第三P型柱31所构成的超结结构从半导体表面沿厚度方向延伸至N型漂移层001内，并且交替规则排布，其中第三P型柱31顶部具有相同宽度W7，底部具有相同宽度W8；第三N型柱32具有相同顶部宽度W9。在俯视平面上，若干组由一对或几对第三N型柱32和第三P型柱31构成的超结结构组相互垂直不相交排列。相互垂直的第三P型柱31的一端与相邻且垂直的第三P型柱31的顶部距离为W11，W11取值介于1/2×W9和1/2×W9-（W7-W8）之间。通常使用深沟槽外延填充方式制造的超结器件P柱呈现上宽下窄，即W7-W8为正值；使用多次外延填充方式制作的超结器件P柱容易呈现上窄下宽，即W7-W8为负值。不同的第三P型柱31互相之间电性不连通，并且第三P型柱31与直边终端保护区02内的第二P型柱21电性不连通。

在所述直边终端保护区02和拐角终端保护区03表面一般覆盖第二绝缘介质层24，第二绝缘介质层24与器件区域01的第一绝缘介质层17可以是同一制造层，也可以是不同制造层。在N+衬底002的背面设置漏极金属19，漏极金属19与N+衬底002欧姆接触，漏极金属19遍布器件区域01、直边终端保护区02和拐角终端保护区03。此外一般在直边终端保护区02和拐角终端保护区03中远离器件区域01还设置有场板、栅极引出和截止环等常规结构，由于不是本发明的说明重点，因此在实施例及相关附图中均未示出。

在本发明所述超结半导体器件中，直边终端保护区02中的第二P型柱21与第二P型体区13不交叠的部分向远离第二P型体区13方向延伸的长度不小于第一P型柱11从半导体材料表面向体内延伸的深度。

在本发明所述超结半导体器件中，拐角终端保护区03的边长不小于第一P型柱11从半导体材料表面向体内延伸的深度。

在本发明所述超结半导体器件的截面上，所述有源区包括平面栅型器件结构和沟槽栅型器件结构。

采用本实施例的超结MOSFET产品，由于终端P柱可以充分耗尽，终端保护区域尺寸可以做的更小。此外，本发明中拐角终端保护区的设计，使器件终端拐角区域P/N柱耗尽更充分，各方向上耗尽速度相对均衡，器件拐角设计更简单，耐压效率更高。

如图5～图10所示，上述实施例的N型沟槽栅MOSFET器件可以通过如下工艺步骤得到，具体地，制造方法包括如下步骤：

a、如图5所示，提供具有两个相对主面的N型半导体基板，所述N型半导体基板包括N型漂移区001和N+型衬底层002；

b、在所述半导体基板的上表面淀积硬掩膜层41，硬掩模层41的材质须与N型漂移区001的半导体材料具有高刻蚀选择比；选择性地掩蔽和刻蚀硬掩膜层41，形成多个沟槽刻蚀的硬掩膜窗口；在器件区域01中，每个开口宽度为W1，间距为W3；在直边终端保护区02，每个开口的宽度为W4，间距为W6；在拐角终端保护区03，每个开口的宽度为W7，间距为W9；形成硬掩模开口后的剖面如图6所示；

c、通过上述硬掩膜窗口，利用各项异性刻蚀方法在表面上刻蚀出多个深沟槽42，所述深沟槽42在N型漂移区001内从半导体基板的上表面垂直向下延伸；在器件区域01，每个深沟槽42顶部宽度为W1，底部宽度为W2；在直边终端保护区02，每个深沟槽42顶部宽度为W4，底部宽度为W5；在拐角终端保护区03，每个深沟槽42顶部宽度为W7，底部宽度为W8；形成深沟槽42后的剖面如图7所示；

d、在所述半导体基板的上表面淀积P型外延层，所述P型外延层填充在上述深沟槽42内；进行抛光和平坦化，并去除硬掩模层41，形成第一P型柱11、第二P型柱21、第三P型柱31。N型漂移区001中的P型半导体柱与N型漂移层被间隔后形成的N型半导体柱共同构成超结结构。通过选择适宜的P型外延层的杂质浓度，可以达到超结结构电荷平衡，保证期间耐压水平。形成超结结构后的剖面如图8所示；

e、如图9所示，在上述半导体基板上表面利用刻蚀、氧化、化学气相淀积、光刻、刻蚀等常规半导体工艺，形成栅氧化层14和栅电极15；

f、利用光刻、注入、推结等常规半导体工艺，形成器件区域01中的第一P型体区13和直边终端保护区01的第二P型体区23；直边终端保护区02中的第二P型体区23与第二P型柱22有重叠；

之后在器件区域01的第一P型体区13内形成N+型源区16。也可以在直边终端保护区02和拐角终端保护区03内形成器件的截止区域。形成N+型源区16后的剖面如图10所示；

g、在半导体基板淀积绝缘介质层，形成器件区域01中的第一绝缘介质层17和直边终端保护区02和拐角终端保护区03中的第二绝缘介质层24。其中第一绝缘介质层17和第二绝缘介质层24可以是同一制造层，也可以是不同制造层；

通过光刻、刻蚀、蒸发溅射等常规半导体工艺，形成与器件区域01的第一P型体区13和N+源极16欧姆接触的源极金属18和与N+型衬底层002欧姆接触的漏极金属19。

上述硬掩膜层41的材质包括LPTEOS、二氧化硅、氮化硅等。

上述步骤f中，第一P型体区13和第二P型体区23可以为同一制造层，也可以是不同制造层形成。

本实施例的制造方法与现有超结MOSFET制造方法完全兼容，不增加额外的工艺步骤和制造成本。