一种超结器件的制作方法

本发明涉及半导体领域，尤其涉及一种超结器件。

背景技术：

在功率半导体领域内，以垂直双扩散工艺形成的纵向金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)称为VDMOSFET，简称VDMOS。如图1所示，VDMOS的耐压层由轻掺杂的外延漂移区组成，电场近似为梯形分布，电场所包围的面积为击穿电压(BV)。提高BV需要增加漂移区厚度以及减小的漂移区掺杂浓度，会导致导通电阻Ron变大，大大增加了功耗。BV与Ron存在制约关系，被称为硅极限。至从1980年VDMOS被发明以来，很多人都研究如何突破硅极限，一种是提出用宽禁带半导体来代替硅材料，另一种是对硅基VDMOS结构进行改进优化，其中最为成功的就是超结VDMOS，如图2所示，超结VDMOS耐压层由N柱P柱交替构成，基于电荷补偿原理，电场近似为矩形分布，使BV只依赖于漂移区厚度，而与其掺杂浓度无关。超结耐压层的掺杂浓度可比VDMOS高一个数量级，同等BV的Ron可比传统VDMOS小5-10倍，被誉为功率半导体器件发展史上里程碑式的结构。

但是，超结结构的引入大大增加了器件内部的PN结面积，使得器件的反向恢复特性变差，下面详细叙述超结器件反向恢复特性较差的原因。

功率VDMOS器件本身存在一个寄生的体二极管，当在外围电路应用出现反向偏压的情况，即源极(S端)接高电位，漏极(D端)接低电位，栅极(G端)接零电位时，这个寄生的二极管就会开始工作，通常把这种工作模式称为VDMOS的反向导通状态，其工作机理如图3所示，P-body/N-漂移区的电势差大于0.7V时，P-body向漂移区中发射空穴，此时衬底接低电位，空穴在电场作用下流向漏极。为了保持漂移区中的电中性，与此同时N+衬底也开始向漂移区中发射电子，空穴和电子在漂移区发生电导调制效应，使得漂移区中的电阻迅速下降，也即反向导通压降很低。这种工作模式与VDMOS在正向导通时由本质区别，由于既有空穴参与导电，又有电子参与导电，故将VDMOS反向导通称为双极导电模式。同理图4给出了超结VDMOS的方向导通电荷分布示意图。其反向导通电导机理与传统的VDMOS没有本质区别，也即相当于体内反并联一个二极管，但对NMOS器件，由于超结P柱的引入，在发生空穴注入时，发射效率会有所增强，也就是说超结器件反向导通时注入到N-Pillar即N柱区的空穴远多于传统VDMOS注入到N-漂移区的空穴。

VDMOS反向恢复过程实质是体二极管的关断过程，当二极管从反向导通状态向反向截止状态过渡时，需要首先释放存储在漂移区中的剩余载流子，这个过程需要一段时间称为放电时间也即反向恢复时间，在此期间电流反向流过二极管，如图5所示，空穴在漏极高压电场作用下，被排斥到P阱区，最后从源极处流出，电子在漏极高压电场作用下，被吸引到N+衬底，最后从漏极流出，这个过程直到漂移区中的空穴被抽取完全为止。

由于超结VDMOS反向导通时注入器件超结N柱中的空穴电子对远多于传统VDMOS，所以如图6所示，超结VDMOS在抽取过剩载流子的过程中会损耗更多能量，同时恢复时间也会降低。

也就是说，现有技术中的超结VDMOS，存在器件反向恢复耗时长的技术问题。

技术实现要素：

本发明通过提供一种超结器件，解决了现有技术中的超结VDMOS，存在的器件反向恢复耗时长的技术问题。

为解决上述技术问题，本发明提供了如下技术方案：

一种超结器件，包括：

外延层，所述外延层中有超结结构，所述超结结构为交替设置的多根第一掺杂立柱和多根第二掺杂立柱，其中，所述第一掺杂立柱与所述第二掺杂立柱的掺杂类型不相同；

多个表面结构，所述表面结构包括：第一掺杂阱区和设置在所述第一掺杂阱区内的第二掺杂阱区，所述第一掺杂阱区与所述第二掺杂阱区的掺杂类型不相同；

隔离区，设置在所述超结结构的第一掺杂立柱与所述第一掺杂阱区之间，其中，所述第一掺杂立柱与所述第一掺杂阱区的掺杂类型相同，所述隔离区与所述第二掺杂立柱的掺杂类型相同。

可选的，所述超结器件为VDMOS器件。

可选的，所述VDMOS器件为NMOS器件；所述第一掺杂阱区为P阱区，所述第二掺杂阱区为N阱区，所述第一掺杂立柱为P型立柱，所述所述第二掺杂立柱为N型立柱，所述隔离区为N型掺杂区。

可选的，所述VDMOS器件为PMOS器件；所述第一掺杂阱区为N阱区，所述第二掺杂阱区为P阱区，所述第一掺杂立柱为N型立柱，所述所述第二掺杂立柱为P型立柱，所述隔离区为P型掺杂区。

可选的，所述超结器件为IGBT器件。

可选的，所述器件还包括：衬底，所述外延层外延生长在所述衬底上。

可选的，当所述器件为IGBT器件时，所述衬底包括：连接的N型衬底和P型衬底。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

本申请实施例提供的超结器件，在超结结构的第一掺杂立柱与第一掺杂阱区之间设置隔离区，从而起到隔离的作用，使超结器件反向导通时，不会有空穴或电子从所述第一掺杂阱区注入到所述第二掺杂立柱。该方法可以大大减少超结器件的反向恢复电荷Qrr，进而提高器件的反向恢复特性。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为背景技术中VDMOS的结构和电场示意图；

图2为背景技术中超结VDMOS的结构和电场示意图；

图3为背景技术中VDMOS反向导通时电荷分布示意图；

图4为背景技术中超结VDMOS反向导通时电荷分布示意图；

图5为背景技术中VDMOS反向恢复时电荷分布示意图；

图6为对背景技术中超结VDMOS反向恢复时电荷分布示意图；

图7为本申请实施例中超结器件的结构示意图一；

图8为本申请实施例中超结器件的结构示意图二。

具体实施方式

本申请实施例通过提供一种超结器件，解决了现有技术中的超结VDMOS，存在的器件反向恢复耗时长的技术问题。实现了大大减少超结器件的反向恢复电荷Qrr，进而提高器件的反向恢复特性的技术效果。

为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：

本申请提供一种超结器件，包括：

外延层，所述外延层中有超结结构，所述超结结构为交替设置的多根第一掺杂立柱和多根第二掺杂立柱，其中，所述第一掺杂立柱与所述第二掺杂立柱的掺杂类型不相同；

多个表面结构，所述表面结构包括：第一掺杂阱区和设置在所述第一掺杂阱区内的第二掺杂阱区，所述第一掺杂阱区与所述第二掺杂阱区的掺杂类型不相同；

隔离区，设置在所述超结结构的第一掺杂立柱与所述第一掺杂阱区之间，其中，所述第一掺杂立柱与所述第一掺杂阱区的掺杂类型相同，所述隔离区与所述第二掺杂立柱的掺杂类型相同。

本申请实施例提供的超结器件，在超结结构的第一掺杂立柱与第一掺杂阱区之间设置隔离区，从而起到隔离的作用，使超结器件反向导通时，不会有空穴或电子从第一掺杂阱区注入到第二掺杂立柱。该方法可以大大减少超结器件的反向恢复电荷Qrr，进而提高器件的反向恢复特性。

为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。

在本实施例中，提供了一种超结器件，如图7所示，所述器件包括：

外延层1，所述外延层1中有超结结构2，所述超结结构2为交替设置的多根第一掺杂立柱21和多根第二掺杂立柱22，其中，所述第一掺杂立柱21与所述第二掺杂立柱22的掺杂类型不相同；

多个表面结构，所述表面结构包括：第一掺杂阱区3和设置在所述第一掺杂阱区3内的第二掺杂阱区4，所述第一掺杂阱区3与所述第二掺杂阱区4的掺杂类型不相同；

隔离区5，设置在所述超结结构2的第一掺杂立柱21与所述第一掺杂阱区3之间，其中，所述第一掺杂立柱21与所述第一掺杂阱区3的掺杂类型相同，所述隔离区5与所述第二掺杂立柱22的掺杂类型相同。

在具体实施过程中，所述外延层1可以是N型外延层，也可以是P型外延层，在本实施例中不作限制。

在本申请实施例中，所述超结器件可以是VDMOS器件、超结二极管或超结IGBT器件，在此不作限制。

下面结合图7和图8来介绍所述超结器件的具体结构。

以所述超结器件为超结VDMOS器件为例。

当所述VDMOS器件为NMOS器件时，如图7所示，所述第一掺杂阱区3为P阱区，所述第二掺杂阱区4为N阱区，所述第一掺杂立柱21为P型立柱，所述第二掺杂立柱22为N型立柱，所述隔离区5为N型掺杂区。

具体来讲，在超结的P柱(P-Pillar)和P-body区之间设置N型的隔离区，从而使器件在反向导通时P柱区不会向N柱区注入空穴，即减少了超结器件的反向恢复电荷Qrr，进而使器件的反向恢复功耗降低，反向恢复时间降低，即提高了器件的反向恢复能力。在具体实施过程中，所述N型的隔离区的掺杂浓度可以与所述第二掺杂立柱相同或不同，在此不作限制。

当所述VDMOS器件为PMOS器件时，所述第一掺杂阱区为N阱区，所述第二掺杂阱区为P阱区，所述第一掺杂立柱为N型立柱，所述第二掺杂立柱为P型立柱，所述隔离区5为P型掺杂区。

具体来讲，与前述NMOS的原理相同，在超结的N柱(N-Pillar)和N-body区之间设置P型的隔离区，从而使器件在反向导通时N柱区不会向P柱区注入电子，即减少了超结器件的反向恢复电荷Qrr，进而使器件的反向恢复功耗降低，反向恢复时间降低，即提高了器件的反向恢复能力。在具体实施过程中，所述P型的隔离区的掺杂浓度可以与所述第二掺杂立柱相同或不同，在此不作限制。

如图7所示，所述超结VDMOS器件还包括：衬底6，所述外延层外延生长在所述衬底6上。

再以所述超结器件为超结IGBT器件为例。

如图8所示，本申请提供的超结IGBT器件的结构、掺杂及原理与本申请之前提供的超结VDMOS器件相似，当所述器件为IGBT器件时，所述衬底6如图8所示包括：连接的N型衬底和P型衬底。

当然，在具体实施过程中，所述超结器件不限于上述超结VDMOS器件和超结IGBT器件，还可以是超结二极管器件，其超结结构改进原理与前述超结VDMOS器件和超结IGBT器件相似，为了说明书的简洁，在此不再累述。

具体来讲，本申请提供的超结器件，通过设置隔离区5来隔离超结结构与掺杂阱区，使得超结结构与掺杂阱区断开，来达到反向导通时减少空穴或电子注入的目的，使超结器件反向导通时，不会有空穴从P柱区注入到N柱区(N-Pillar)，或不会有电子从N柱区注入到P柱区(P-Pillar)，可以大大减少超结器件的反向恢复电荷Qrr，进而提高器件的反向恢复特性。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

本申请实施例提供的超结器件，在超结结构的第一掺杂立柱与第一掺杂阱区之间设置隔离区，从而起到隔离的作用，使超结器件反向导通时，不会有空穴或电子从第一掺杂阱区注入到第二掺杂立柱。该方法可以大大减少超结器件的反向恢复电荷Qrr，进而提高器件的反向恢复特性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。