本发明涉及一种半导体存储装置的制作方法，尤其是涉及一种利用两次蚀刻制作工艺来移除位于半导体存储装置的存储单元区中的间隙子层的制作方法。
背景技术：
动态随机存取存储器(dynamicrandomaccessmemory，以下简称为dram)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。dram由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metaloxidesemiconductor，以下简称为mos)晶体管与一电容(capacitor)串联组成。
存储单元的mos晶体管结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计，故有时存储单元的mos晶体管结构会与同一芯片上其他区域的晶体管结构不同，进而造成制作工艺上的复杂度提升。因此，如何有效地整合存储单元的mos晶体管与其他区域中不同晶体管的制作工艺对于相关业界来说是非常重要的课题。
技术实现要素：
本发明提供了一种半导体存储装置的制作方法，利用两次蚀刻制作工艺来移除位于半导体存储装置的存储单元区中的间隙子层，由此改善使用单一湿式蚀刻制作工艺来移除间隙子层时的蚀刻剂所需用量较多、所需蚀刻时间较长以及侧蚀状况均匀性不佳等问题。
本发明的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底。半导体基底上定义有一存储单元区以及一周围区。在存储单元区形成多个位线结构。在周围区形成一栅极结构。形成一间隙子层，间隙子层覆盖半导体基底、栅极结构以及位线结构。间隙子层部分位于存储单元区且部分位于周围区。对间隙子层进行一第一蚀刻制作工艺，用以将位于存储单元区的间隙子层部分移除。至少部分的间隙子层于第一蚀刻制作工艺之后残留于存储单元区中。在第一蚀刻制作工艺之后，进行一第二蚀刻制作工艺，用以将残留于存储单元区中的间隙子层移除。
附图说明
图1至图6为本发明一实施例的半导体存储装置的制作方法示意图，其中
图2为在图1的状况下的位线结构的剖面示意图；
图3为图1之后的状况示意图；
图4为在图3的状况下的位线结构的剖面示意图；
图5为图3之后的状况示意图；
图6为在图5的状况下的位线结构的剖面示意图。
主要元件符号说明
10半导体基底
11浅沟槽隔离
12沟槽隔离
13主动区
21字符线介电层
22字符线
23字符线盖层
31绝缘层
32栅极介电层
41非金属导电层
41a第一非金属导电层
41b第二非金属导电层
42阻障层
42a第一阻障层
42b第二阻障层
43金属层
43a第一金属层
43b第二金属层
44盖层
44a位线盖层
44b栅极盖层
50介电层
50s第一间隙子
60间隙子层
61第三间隙子
62第二间隙子
70图案化掩模层
91第一蚀刻制作工艺
92第二蚀刻制作工艺
bl位线结构
d1第一方向
d2第二方向
d3垂直方向
gs栅极结构
r1存储单元区
r2周围区
具体实施方式
请参阅图1至图6。图1至图6所绘示为本发明一实施例的半导体存储装置的制作方法示意图，其中图1、图3以及图5为存储单元区以及周围区的剖面示意图，而图2、图4以及图6为位线结构的剖面示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1与图2所示，提供一半导体基底10，半导体基底10上可定义有一存储单元区r1以及一周围区r2。存储单元区r1中可用以形成多个存储单元(memorycell)，而周围区r2中可用以形成存储单元以外的其他元件，例如控制字符线或/及位线信号传递的晶体管，但并不以此为限。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，soi)基底，但不以此为限。在本实施例中，半导体基底10的存储单元区r1中可形成有一浅沟槽隔离11，用以于半导体基底10的存储单元区r1中定义出多个主动区13，而存储单元区r1与周围区r2之间可通过在半导体基底10中形成一沟槽隔离12来形成隔离效果。浅沟槽隔离11与沟槽隔离12可利用蚀刻方式于半导体基底10中形成多个沟槽，再于沟槽中填入绝缘材料例如氧化硅而形成，但并不以此为限。在一些实施例中，亦可视需要使用其他适合的方式形成浅沟槽隔离11与沟槽隔离12。此外，半导体基底10的存储单元区r1中可形成多条字符线(wordline)22，而本实施例的字符线22可为埋入式字符线(buriedwordline)，但并不以此为限。字符线22可利用以埋入方式形成于半导体基底10与浅沟槽隔离11中，字符线22与半导体基底10之间可形成一字符线介电层21，而字符线22上可形成有一字符线盖层23覆盖字符线22。上述的字符线介电层21、字符线22以及字符线盖层23可通过先于半导体基底10以及浅沟槽隔离11中形成多个沟槽，再于沟槽中依序形成字符线介电层21、字符线22以及字符线盖层23，但并不以此为限。在一些实施例中，字符线介电层21可包括氧化硅或其他适合的介电材料，字符线22可包括铝(al)、钨(w)、铜(cu)、钛铝合金(tial)或其他适合的导电材料，而字符线盖层23可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
然后，如图1与图2所示，在半导体基底10的存储单元区r1形成多个位线结构bl，且于半导体基底10的周围区r2形成至少一栅极结构gs。各位线结构bl沿一第一方向d1延伸，且多个位线结构bl可沿一第二方向d2排列。此外，各位线结构bl亦可视需要部分延伸至周围区r2，但并不以此为限。在一些实施例中，可利用对一多层堆叠结构进行图案化而分别于存储单元区r1以及周围区r2中形成位线结构bl与栅极结构gs，但本发明并不以此为限而亦可视需要以不同的材料或/及制作工艺来分别形成位线结构bl以及栅极结构gs。举例来说，可于半导体基底10上形成一非金属导电层41、一阻障层42、一金属层43以及一盖层44依序堆叠的多层堆叠结构，再对此多层堆叠结构进行图案化而形成位线结构bl与栅极结构gs。非金属导电层41可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，阻障层42可包括钛、钨硅化物(wsi)、氮化钨(wn)或其他适合的阻障材料，金属层43可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而盖层44可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。因此，各位线结构bl可包括依序堆叠的一第一非金属导电层41a、一第一阻障层42a、一第一金属层43a以及一位线盖层44a，而栅极结构gs可包括依序堆叠的一第二非金属导电层41b、一第二阻障层42b、一第二金属层43b以及一栅极盖层44b，但并不以此为限。此外，在上述的多层堆叠结构形成之前，可先于半导体基底10的存储单元区r1上形成一绝缘层31覆盖字符线盖层23、浅沟槽隔离11、以及主动区13，并可形成一主动区开孔贯穿绝缘层31并暴露出部分的主动区13，而上述的多层堆叠结构可形成于绝缘层31上以及主动区开孔中，由此使得后续形成的位线结构bl可与对应的主动区13接触而形成电性连接。此外，周围区r2的半导体基底10与栅极结构gs之间可形成一栅极介电层32，用以当作栅极结构gs所对应晶体管中的栅极介电层，但并不以此为限。
之后，在半导体基底10上形成一间隙子层60，间隙子层60覆盖半导体基底10、栅极结构gs以及位线结构bl，且间隙子层60部分位于存储单元区r1且部分位于周围区r2。间隙子层60用以于栅极结构gs的侧壁上形成侧壁间隙子，而间隙子层60的材料可包括氧化物、氮化物、氮氧化物或其他适合的介电材料。在一些实施例中，在间隙子层60形成之前，可形成一介电层50覆盖位线结构bl，而介电层50优选与间隙子层60之间具有较高的蚀刻选择比，例如介电层50可为一氮化硅层，而间隙子层60可为一氧化硅层，但并不以此为限。在一些实施例中，介电层50亦可视需要由其他适合的不同于间隙子层60的介电材料所形成。此外，在一些实施例中，介电层50可还部分形成于周围区r2上，且半导体存储装置的制作方法可还包括对位于周围区r2的介电层50进行蚀刻而于栅极结构gs的侧壁上形成一第一间隙子50s。在一些实施例中，间隙子层60可于第一间隙子50s之后形成，故间隙子层60可还覆盖第一间隙子50s，但并不以此为限。
如图3与图4所示，对间隙子层60进行一第一蚀刻制作工艺91，用以将位于存储单元区r1的间隙子层60部分移除，且至少部分的间隙子层60于第一蚀刻制作工艺91之后残留于存储单元区r1中。第一蚀刻制作工艺91可包括一各向异性(anisotropic)，例如干式蚀刻制作工艺，但并不以此为限。在一些实施例中，第一蚀刻制作工艺91可包括一回蚀刻制作工艺，用以移除于一垂直于半导体基底10的垂直方向d3上覆盖栅极结构gs以及位线结构bl的间隙子层60。由于间隙子层60与介电层50之间具有较高的蚀刻选择比，故第一蚀刻制作工艺91可停止于介电层50上，而介电层50可被视为于第一蚀刻制作工艺91中的蚀刻停止层，但并不以此为限。换句话说，在垂直方向d3上位于位线结构bl上的介电层50于第一蚀刻制作工艺91之前被间隙子层60覆盖，且于垂直方向d3上位于位线结构bl上的介电层50于第一蚀刻制作工艺91之后被暴露出。此外，位于周围区r2的间隙子层60被第一蚀刻制作工艺91部分移除而于栅极结构gs的侧壁上形成一第二间隙子62，而第一间隙子50s位于第二间隙子62与栅极结构gs之间。此外，在一些实施例中，位于存储单元区r1的间隙子层60被第一蚀刻制作工艺91部分移除而于各位线结构bl的侧壁上形成一第三间隙子62。换句话说，在第一蚀刻制作工艺91之后残留于存储单元区r1中的间隙子层60可包括至少部分的第三间隙子62。
然后，如图5与图6所示，在上述的第一蚀刻制作工艺之后，进行一第二蚀刻制作工艺92，用以将残留于存储单元区r2中的间隙子层60移除。在一些实施例中，在上述的第一蚀刻制作工艺之后以及第二蚀刻制作工艺92之前，可形成一图案化掩模层70覆盖位于周围区r2的栅极结构gs、第一间隙子50s以及第二间隙子62，而于第二蚀刻制作工艺92进行时，位于周围区r2的栅极结构gs、第一间隙子50s以及第二间隙子62被图案化掩模层70覆盖。换句话说，在第二蚀刻制作工艺92进行时，位于存储单元区r1的间隙子层60未被图案化掩模层70覆盖而被暴露出(与图4的状况相似)。如图4与图6所示，至少部分的第三间隙子61被第二蚀刻制作工艺92移除。值得说明的是，上述的第一蚀刻制作工艺优选不同于第二蚀刻制作工艺92。举例来说，第一蚀刻制作工艺可包括各向异性蚀刻制作工艺例如干式蚀刻制作工艺，而第二蚀刻制作工艺92可包括一各向异性蚀刻制作工艺例如湿式蚀刻制作工艺，但并不以此为限。在一些实施例中，当间隙子层60为氧化物层时，第二蚀刻制作工艺92可包括使用例如氢氟酸(hf)或由氢氟酸与氟化铵(nh4f)组成的缓冲氧化层蚀刻剂(bufferoxideetchant，boe)的湿式蚀刻制作工艺，但并不以此为限。在一些实施例中，第二蚀刻制作工艺92亦可视间隙子层60与介电层50的材料种类变化而使用其他的蚀刻方式或/及蚀刻剂。相较于只使用单一湿式蚀刻制作工艺来移除位于存储单元区r2的间隙子层60，本发明利用于第二蚀刻制作工艺92之前先进行第一蚀刻制作工艺来部分移除位于存储单元区r2的间隙子层60，故可相对减少第二蚀刻制作工艺92的蚀刻剂用量与制作工艺时间，进而可改善因第二蚀刻制作工艺92的侧向蚀刻状况差异所导致的对于间隙子层60蚀刻不均匀的现象，对于降低生产成本以及改善制作工艺良率均有正面的帮助。
综上所述，在本发明的半导体存储装置的制作方法中，是利用两次不同的蚀刻制作工艺来移除位于半导体存储装置的存储单元区中的间隙子层，由此可改善使用单一湿式蚀刻制作工艺来移除间隙子层时的蚀刻剂用量较多、所需蚀刻时间较长以及侧蚀状况均匀性不佳等问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。