本发明涉及半导体器件领域，并且更具体地涉及一种在接触与源极/漏极区域之间的接触电阻减少的半导体器件和相关方法。
背景技术：
诸如半导体集成电路(ic)之类的半导体器件包括许多半导体器件结构。示例半导体器件结构是包括p沟道和n沟道mos晶体管二者的互连的互补金属氧化物半导体(cmos)晶体管。在各种器件结构之间的互连由在器件结构之间形成层间连接的金属化的接触实现。
正在设计包括cmos晶体管的半导体器件结构以具有越来越小的特征尺寸(例如栅极结构)。基于这一趋势，随着栅极节距变得更小，将晶体管的源极/漏极区域与金属化的接触连接的接触也变得更小。随着接触尺寸减少，有接触电阻增加。取决于接触面积和片电阻率的接触电阻正在变成器件性能进一步提高的限制因素。
在第8,101,489号美国专利中公开一种用于减少接触电阻的方式。提供具有掺杂区域的半导体衬底。在掺杂区域之上执行预非晶注入工艺和中性(或者非中性)物种注入工艺。随后在掺杂区域中形成硅化物。通过进行与中性物种注入组合的预非晶注入来减少在硅化物接触区域与源极/漏极衬底界面之间的接触电阻。
在第8,134,208号美国专利中公开另一种用于减少接触电阻的方式。半导体器件包括半导体器件结构和接触，并且该接触在半导体器件结构的表面部分和侧壁部分二者电和物理耦合到半导体器件。
尽管上述方式可以在减少接触电阻时有效，但是可能希望进一步改进。
技术实现要素：
鉴于前述背景技术，因此本发明的目的在于提供一种容易制造的具有减少的接触电阻的半导体器件。
根据本发明的这一和其它目的、特征及优点由一种半导体器件实现，该半导体器件包括其中具有沟道区域的半导体衬底、在沟道区域以上的栅极结构、以及在栅极结构的相对侧上的源极和漏极区域。相应接触可以在源极和漏极区域中的每个区域上。源极和漏极区域中的至少一个区域可以具有相对于相应接触的倾斜的上接触表面。
可以有利地使用源极和漏极区域上的附加蚀刻步骤来形成倾斜的上接触表面，而蚀刻步骤在紧密节距的器件上自限制。这可以有利地提供上接触表面的更佳控制以用于器件优化。可以在附加蚀刻步骤之后执行源极和漏极注入。
倾斜的上接触表面可以背离栅极结构向下倾斜，并且倾斜可以在范围30-45度内的角度。倾斜的上接触表面可以具有比对应平坦接触表面将有的面积大至少50％的面积。
源极和漏极区域可以包括相应凸起源极和漏极区域。凸起源极和漏极区域可以由形成于半导体衬底上的外延层提供。栅极结构可以包括栅极堆叠在栅极堆叠的相对侧上的至少一个侧壁间隔物。
另一方面涉及一种制作如以上描述的半导体器件的方法。该方法可以包括：提供其中具有沟道区域的半导体衬底；在沟道区域以上形成栅极结构；在栅极结构的相对侧上形成源极和漏极区域；并且在源极和漏极区域中的每个区域上形成相应接触。源极和漏极区域中的至少一个区域具有相对于相应接触的倾斜的上接触表面。
附图说明
图1是根据本发明的具有倾斜接触的半导体器件的截面图。
图2-图4是图1中所示半导体器件的部分的截面图，这些图图示用于制作该半导体器件的工艺步骤。
图5是根据本发明的具有倾斜接触并且具有80nm栅极节距的半导体器件的截面图的图像。
图6是根据本发明的具有倾斜接触并且具有200nm栅极节距的半导体器件的截面图的图像。
图7是图示根据本发明的用于制作半导体器件的方法的流程图。
具体实施方式
现在下文将参照附图更完全描述本发明，在附图中示出本发明的优选实施例。然而本发明可以用许多不同形式来体现而不应解释为限于这里阐述的实施例。实际上，提供这些实施例使得本公开内容将透彻而完整并且将向本领域技术人员完全传达本发明的范围。相似标号全篇指代相似单元。
首先参照图1，所示半导体器件10是互补金属氧化物半导体(cmos)半导体器件。半导体器件10包括半导体衬底12，该半导体衬底具有被浅沟槽隔离(sti)区域35分离的至少一个p阱20和至少一个n阱30。p阱20用于n沟道晶体管22，而n阱30用于p沟道晶体管32。
每个p沟道晶体管32包括半导体衬底12中的p沟道区域34。类似地，每个n沟道晶体管22包括半导体衬底12中的n沟道区域24。相应栅极结构40在p沟道区域34和n沟道区域24以上。每个栅极结构40包括栅极堆叠42和在栅极堆叠的相对侧上的至少一对侧壁间隔物50、52。
源极和漏极区域60、62在每个栅极结构40的相对侧上。如以下将更具体讨论的那样，源极和漏极区域60、62可以凸起。相应接触70在源极和漏极区域60、62中的每个区域上。为了减少在接触70与源极和漏极区域60、62之间的接触电阻，源极/漏极区域的上接触表面61、63相对于相应接触70倾斜。
如图所示，倾斜的上接触表面61、63背离栅极结构40向下倾斜。所示倾斜的上接触表面61、63在范围30-45度中的角度倾斜。倾斜的上接触表面61、63可以具有比对应平坦接触表面将有的面积大至少50％的面积。面积越大，接触电阻就越小。
如以下将更具体讨论的那样，可以有利地使用源极和漏极区域上的附加蚀刻来实现倾斜的上接触表面，而蚀刻步骤在紧密节距的器件上自限制。这有利地提供上接触表面的更佳以控制用于器件优化。可以在附加蚀刻步骤之后执行源极和漏极注入。
现在参照图2-图4，现在将讨论用于形成如以上描述的cmos半导体器件10的工艺步骤。如图2中所示，在半导体衬底12中形成浅沟槽隔离区域35，并且分别掺杂p阱20和n阱30。
在半导体衬底12上形成栅极结构40。每个栅极结构40包括栅极堆叠42和在栅极堆叠的相对侧上的至少一个侧壁间隔物50。栅极堆叠42包括氧化物层43、在氧化物层上的栅极电介质44、在电介质层上的传导层46和在传导层上的硅化物层48。第一对侧壁间隔物50保护栅极结构40。第一对间隔物50可以例如是氮化硅。也在硅化物层48上形成硬掩模间隔物51。
在形成第一对侧壁间隔物50之后，在沟道区域24、34的每侧上形成轻度掺杂漏极/源极延伸区域80。如本领域技术人员将容易理解的那样，轻度掺杂延伸区域通常减少在沟道区域24、34附近的电场，因此提高晶体管的热载流子可靠性。延伸区域80通过有效降低跨越延伸区域的源极/漏极电压的部分来减少电场。
在形成延伸区域80之后，如图3中所示，形成第二对侧壁间隔物52。如本领域技术人员将容易理解的那样，第二对侧壁间隔物52允许执行更重度注入剂量而减少在源极与逻辑区域60、62之间的穿通效应。
如图1中所示源极和漏极区域60、62凸起。仍然参照图3，这通过在衬底12上生长外延层90来实现。备选地，可以形成源极和漏极区域60、62而未凸起。
现在参照图4，去除在栅极堆叠52以上的硬掩模间隔物51。蚀刻外延层90以形成用于对应源极和漏极区域60、62的倾斜的上接触表面61、63。如本领域技术人员容易理解的那样，蚀刻可以是湿法蚀刻或者干法蚀刻。示例蚀刻例如使用盐酸(hcl)。也如本领域技术人员容易理解的那样，外延层90具有<100>平面，但是在蚀刻之后，它变成<111>平面。
由于栅极堆叠42的节距，蚀刻步骤可以在紧密节距的器件上自限制。这有利地提供上接触表面61、63的更佳控制以用于器件优化。如以上所言，倾斜的上接触表面61、63可以背离栅极堆叠42向下倾斜，并且倾斜可以在范围30-45度中的角度。倾斜的上接触表面61、63可以具有比对应平坦接触表面将有的面积大至少50％的面积。
在蚀刻步骤之后，执行源极和漏极注入。在这之后可以是迅速热退火以激活来自注入的掺杂物。接着可以如图4中所示在倾斜的上接触表面61、63上形成硅化物64、65。然后可以如图1中初始地所示在源极和漏极区域60、62上形成接触并且可以在栅极堆叠42上形成接触71。
如以上所言，可以形成源极和漏极区域60、62而未凸起。如图5中最佳地所示，在半导体衬底12’中形成源极和漏极区域60’、62’。上接触表面61’、63’仍然背离栅极堆叠42’向下情形。在栅极堆叠42’之间的节距是80nm，这继而自限于蚀刻步骤。
随着在栅极堆叠42’之间的节距增加，节距未如自限制那样。如图6中所示，栅极节距是200nm。上接触表面61’、63’仍然背离栅极堆叠42’向下倾斜，但是现在有在倾斜的上接触表面之间的平坦表面66’。
现在参照图7中所示流程图100，现在将讨论用于制作如以上描述的半导体器件10的方法。从开始(块102)，该方法包括在块104提供其中具有沟道区域24的半导体衬底12并且在块106在沟道区域以上形成栅极结构40。在块108在栅极结构40的相对侧上形成源极和漏极区域60、62。在块110在源极和漏极区域60、62中的每个区域上形成相应接触70。源极和漏极区域60、62中的至少一个区域如在块112提供的那样具有相对于相应接触70的倾斜的上接触表面61、63。该方法在块114结束。
从在前文描述和关联附图中呈现的教导中受益的本领域技术人员将想到本发明的许多修改和其它实施例。因此理解本发明不限于公开的具体实施例并且修改和实施例旨在于包含在所附权利要求的范围内。