在半导体器件中制造自对准接触件的方法与流程

本发明涉及一种用于制造半导体器件的方法，并且尤其涉及用于自对准源极/漏极(S/D)接触件的结构及制造方法。

背景技术：

随着半导体器件的尺寸的减小，例如，自对准接触件(SAC)广泛地用于制造更靠近场效应晶体管(FET)中的栅极结构布置的源极/漏极接触件。通常，通过图案化层间介电(ILD)层来制造SAC，在该层间介电层下面，接触蚀刻停止层(CESL)形成在具有侧壁间隔件的栅极结构上方。ILD层的最初的蚀刻停止在CESL处，并且然后，蚀刻CESL以形成SAC。随着器件密度增加(即，半导体器件的尺寸减小)，侧壁间隔件的厚度变得更薄，这可能导致S/D接触件与栅电极之间的短路。因此，需要在S/D接触件与栅电极之间提供提高的电隔离的SAC结构及制造工艺。

技术实现要素：

本发明的实施例提供了一种半导体器件，包括：栅极结构，设置在衬底上方；以及侧壁间隔件，设置在所述栅极结构的两侧壁上，其中：所述侧壁间隔件包括至少四个间隔件层，包括从所述栅极结构顺序堆叠的第一间隔件层至第四间隔件层。

本发明的实施例还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成栅极结构；在所述栅极结构的侧壁上形成第一侧壁间隔件层；在所述第一侧壁间隔件层上形成作为第二侧壁间隔件层的氧化物层；在所述第二侧壁间隔件层上形成第三侧壁间隔件层；以及在所述第三侧壁间隔件层和所述衬底上形成接触蚀刻停止层。

本发明的实施例还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成用于n沟道晶体管的第一伪栅极结构，所述第一伪栅极结构上设置有掩模层；在所述第一伪栅极结构上方形成第一绝缘层；注入第一离子穿过用于所述n沟道晶体管的第一绝缘层；在所述第一绝缘层上方形成第二绝缘层；在所述第二绝缘层上方形成第三绝缘层；蚀刻所述第一绝缘层至第三绝缘层，从而在所述第一伪栅极结构的侧壁上形成第一n-侧壁间隔件层；在所述第一n-侧壁间隔件层的侧部上的衬底中形成第一源极/漏极结构；在形成所述第一源极/漏极结构之后，从所述第一n-侧壁间隔件层去除所述第三绝缘层；在所述第一n-侧壁间隔件层上形成作为第二侧壁间隔件层的氧化物层；在所述第二侧壁间隔件层上形成第三n-侧壁间隔件层；以及在所述第三n-侧壁间隔件层和所述衬底上形成接触蚀刻停止层。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1A示出了根据本发明的一个实施例的在形成伪栅极结构之后的Fin FET的示例性透视图，并且图1B示出了在形成伪栅极结构之后的平面型FET的示例性透视图。

图2A至图11B示出了根据本发明的一个实施例的说明半导体器件的连续的制造工艺的示例性截面图。

图12A和图12B示出了根据本发明的一个实施例的S/D接触孔部分的放大的截面图。

具体实施方式

应当理解，以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实施例或实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，元件的尺寸不限制于公开的范围或数值，但是可以取决于工艺条件和/或期望的器件性能。此外，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，也可以包括插在第一部件和第二部件之间形成的附加部件使得第一部件和第二部件不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。

图1A示出了在鳍结构上方形成栅极结构GATE之后的示例性结构。实施栅极结构的一种工艺称为“后栅极”或“替换栅极”方法。在这种工艺中，最初形成使用多晶硅的伪栅极结构，执行与半导体器件相关的各种工艺，以及随后去除伪栅极并且利用金属栅极来替换。在该实施例中，Fin FET器件包括n型Fin FET 11和p型Fin FET 12。

首先，在衬底SUB上方制造鳍结构FIN。鳍结构FIN形成在衬底SUB上方并且从隔离绝缘层STI突出。根据一个实施例，为了制造鳍结构FIN，在衬底上方形成掩模层。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成掩模层。例如，衬底是杂质浓度在从大约1×10¹⁵cm^-3至大约1×10¹⁸cm^-3的范围内的p型硅衬底。在其他的实施例中，衬底是杂质浓度在从大约1×10¹⁵cm^-3至大约1×10¹⁸cm^-3的范围内的n型硅衬底。例如，在一些实施例中，掩模层包括衬垫氧化物(如，二氧化硅)层和氮化硅掩模层。

可选地，衬底可以包括：其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以从SOI衬底的硅层突出或可以从SOI衬底的绝缘层突出。在后者的情况下，SOI衬底的硅层用于形成鳍结构。衬底可以包括已适当地掺杂杂质(如，p型或n型导电性)的各种区域。

可以通过使用热氧化或CVD工艺形成衬垫氧化物层。可以通过物理汽相沉积(PVD)(诸如溅射方法)、CVD、等离子体增强的化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺形成氮化硅掩模层。

在一些实施例中，衬垫氧化物层的厚度在从大约2nm至大约15nm的范围内，并且氮化硅掩模层的厚度在从大约2nm至大约50nm的范围内。还在掩模层上方形成掩模图案。例如，掩模图案是通过光刻操作形成的抗蚀剂图案。通过将掩模图案用作蚀刻掩模，形成衬垫氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在从大约4nm至大约40nm的范围内。在特定的实施例中，硬掩模图案的宽度在从大约4nm至大约12nm的范围内。

通过将硬掩模图案用作蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底图案化成鳍结构FIN。鳍结构的高度(Z方向)在从大约20nm至大约100nm的范围内。在特定的实施例中，该高度在从大约30nm至大约60nm的范围内。当鳍结构的高度不均匀时，可以从对应于鳍结构的平均高度的平面测量距离衬底的高度。在一些实施例中，鳍结构20的宽度在从大约5nm至大约40nm的范围内，并且在特定的实施例中，该宽度在从大约7nm至大约15nm的范围内。

如图1A所示，在Y方向上延伸的一个鳍结构FIN设置在衬底SUB上方，在该实施例中，设置一个鳍结构以用于n型FET，并且设置一个鳍结构以用于p型FET。然而，鳍结构的数量不限于一个。可以有布置在X方向上的两个、三个、四个或五个或更多的鳍结构。另外，可以邻近鳍结构的两侧设置一个或多个伪鳍结构以在图案化工艺中提高图案保真度。在一些实施例中，当设置多个鳍结构时，鳍结构之间的间隔在从大约8nm至大约80nm的范围内，并且在其他的实施例中，该间隔在从大约7nm至大约15nm的范围内。然而，本领域的技术人员将理解，通篇说明书中所列的尺寸和值仅是实例，并且可以改变以适合于不同规模的集成电路。

在形成鳍结构FIN之后，隔离绝缘层STI形成在鳍结构上方。隔离绝缘层STI包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的一层或多层绝缘材料，诸如氧化硅、氮氧化硅或氮化硅。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。正如它们的名字所表明的，可流动介电材料在沉积期间可以“流动”以填充具有高纵横比的间隙或空间。通常，将各种化学物质加入至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键合物。可流动介电前体的实例，特别地可流动氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺，诸如三甲硅烷基胺(TSA)。在多操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，对可流动膜进行固化并且然后退火以去除非期望的元素以形成氧化硅。当去除非期望的元素时，可流动膜变得致密和收缩。在一些实施例中，进行多个退火工艺。可流动膜不止一次地退火并且固化。可流动膜可以掺杂有硼和/或磷。隔离绝缘层可以由以下材料的一层或多层形成：SOG、SiO、SiON、SiOCN和/或掺杂氟的硅酸盐玻璃(FSG)。

在鳍结构上方形成隔离绝缘层之后，执行平坦化操作以去除隔离绝缘层的一部分并且去除掩模层(衬垫氧化物层和氮化硅掩模层)。平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。然后，还去除(开槽)隔离绝缘层，从而暴露鳍结构的上层。

伪栅极结构GATE形成在暴露的鳍结构FIN上方。在隔离绝缘层和暴露的鳍结构上方形成介电层和多晶硅层，并且然后执行图案化操作以获得包括由多晶硅制成的伪栅电极层和伪栅极介电层的伪栅极结构GATE。在一些实施例中，通过使用包括在氧化硅层上方形成的氮化硅层的硬掩模来执行多晶硅层的图案化。在其他的实施例中，硬掩模包括在氮化硅层上方形成的氧化硅层。伪栅极介电层是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，栅极介电层包括以下材料的一层或多层：氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施例中，栅极介电层的厚度在从大约5nm至大约20nm的范围内，并且在其他的实施例中，该厚度在从大约5nm至大约10nm的范围内。

在一些存在的实施例中，伪栅电极层GATE的宽度在大约5nm至大约40nm的范围内。在一些实施例中，栅电极层的厚度在从大约5nm至大约200nm的范围内，并且在其他的实施例中，该厚度在从大约5nm至大约100nm的范围内。

如果使用图1B中所示的平面型FET来代替Fin FET，那么伪介电层和伪多晶硅层形成在衬底SUB上方，并且然后执行使用硬掩模层的图案化操作以获得伪栅极结构GATE。

图2A至图11B示出了根据本发明的一个实施例的说明半导体器件的连续的制造工艺的示例性截面图。应当理解，可以在图2A至图11B示出的工艺之前、期间和之后提供附加的操作，并且对于该方法的附加的实施例，下文描述的一些操作可以被替换或消除。操作/工艺的顺序可以互换。尽管图2A至图11B示出了图1A所示的Fin FET的连续的制造工艺，但是该制造工艺可以应用于图1B所示的平面型FET。在这种情况下，以下描述中的“鳍结构”可以当做“衬底”。

在形成栅极结构GATE之后，第一绝缘层10形成在伪栅极结构和鳍结构上方。图2A示出了沿着图1A的线A-A'的n型FET 11的n沟道区域和p型FET 12的p沟道区域的示例性截面图。

如图2A所示，n型FET 11的伪栅极包括伪栅极介电层20A、伪栅电极30A以及包括第一掩模层40A和第二掩模层50A的硬掩模。类似地，p型FET 12的伪栅极包括伪栅极介电层20B、伪栅电极30B以及包括第一掩模层40B和第二掩模层50B的硬掩模。在一些实施例中，伪栅极介电层20A、20B包括一层或多层介电材料，诸如氧化硅、氮化硅、氮氧化硅。在该实施例中，伪栅极介电层20A、20B由氧化硅制成。伪栅电极层30A、30B由诸如多晶硅和非晶硅的合适的材料制成。在该实施例中，伪栅电极层30A、30B由多晶硅制成。在一些实施例中，例如，第一硬掩模层40A、40B由氮化硅制成，并且例如，第二硬掩模层50A、50B由氧化硅制成。

鳍结构(沟道区域)上面的伪栅电极30A、30B的厚度在从大约100nm至大约150nm的范围内。掩模层的厚度(第一和第二掩模层的和)在从大约50nm至大约100nm的范围内。

第一绝缘层10包括一层或多层介电材料，诸如氧化硅、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和SiOCN。在一些实施例中，第一绝缘层10由氮化硅基化合物制成。在该实施例中，使用SiCN。第一绝缘层10的厚度在从大约3nm至大约5nm的范围内。可以通过CVD或ALD制成第一绝缘层。

在一个实施例中，ALD方法包括引入用于硅源的前体材料的步骤，该前体材料包括(但不限于)乙硅烷(DIS)、二氯甲硅烷(DCS)、六氯乙硅烷(HCD)或硅烷。然后，引入包括碳氢化合物(C_xH_y)气体的碳源气体(诸如，但不限于乙烯(C₂H₄))和氮源气体(诸如，但不限于氨(NH₃))，从而形成单层SiCN。通过重复上述操作，可以获得具有期望的厚度的SiCN层。

接下来，如图2B所示，p沟道区域由光刻胶层70B覆盖，并且对n沟道层执行用于轻掺杂漏极(LDD)的离子注入NLDD。用于NLDD的掺杂剂是磷和/或砷，并且剂量在从大约1×10¹⁴cm^-2至大约1×10¹⁵cm^-2的范围内。通过使衬底相对于离子束方向倾斜来执行离子注入，并且可以通过使衬底旋转90°、180°和270°来重复执行。在离子注入之后，例如，通过等离子体灰化工艺来去除光刻胶层70B。

在去除光刻胶层70B之后，执行后退火过程以再结晶由离子注入导致的非结晶区域并且活化注入的杂质。退火操作可以是在从大约900℃至大约1000℃的范围内的温度下持续大约1毫秒至大约5秒的快速热退火(RTA)工艺。退火操作包括在从大约200℃至大约700℃的温度下持续大约50秒至大约300秒的预加热步骤。在本实施例中，在大约500℃至600℃的温度下执行预加热步骤并且持续大约180秒。并且，在一些实施例中，在大于大约1000℃的温度下执行RTA工艺并且持续1.5秒以上。在一些实施例中，退火操作是使用高达1400℃的温度并且持续数毫秒或以下(例如，持续大约0.8毫秒至大约100毫秒)的毫秒热退火(MSA)工艺。可以在用于p沟道区域的LDD注入完成之后执行退火操作。

如图2C所示，n沟道区域由光刻胶层70A覆盖，并且对p沟道层执行用于LDD的离子注入PLDD。用于PLDD的掺杂剂是硼(BF²⁺)，并且剂量在从大约1×10¹⁴cm^-2至大约3×10¹⁵cm^-2的范围内。通过使衬底相对于离子束方向倾斜来执行离子注入，并且可以通过使衬底旋转90°、180°和270°来重复执行。在离子注入之后，例如，通过等离子体灰化工艺来去除光刻胶层70A，并且然后，可以执行退火操作。NLDD离子注入和PLDD离子注入的顺序可以互换。

如图3A所示，在LDD注入之后，第二绝缘层80形成在第一绝缘层10上方，并且第三绝缘层90形成在第二绝缘层80上方。第三绝缘层90保护p沟道区域免于随后对n沟道区域执行的制造工艺。第二和第三绝缘层由介电材料形成，诸如氧化硅、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和SiOCN。在一些实施例中，第二绝缘层80由SiCN制成，并且第三绝缘层90由SiN制成。在一些实施例中，第二绝缘层80的厚度在从大约3nm至大约5nm的范围内，并且第三绝缘层90的厚度在从大约3nm至大约10nm的范围内。可以通过CVD或ALD形成第二和第三绝缘层。

然后，如图3B所示，p沟道区域由光刻胶层75B覆盖，并且对n沟道区域中的堆叠的绝缘层执行各向异性蚀刻，从而在伪栅极结构的两侧表面上形成侧壁间隔件。在该阶段中，n沟道区域中的侧壁间隔件由第一绝缘层10A、第二绝缘层80A和第三绝缘层90A构成。

如图3B所示，在形成用于n沟道区域的侧壁间隔件之后，向下开槽n沟道区域中的鳍结构NFIN至隔离绝缘层STI的上表面下面，以形成凹部100。然后，如图3C所示，去除光刻胶层75B。

如图4A所示，用于源极/漏极的应变材料外延形成在凹部100中。通过使用具有与鳍结构的沟道区域的晶格常数不同的晶格常数的应变材料110，将适当的应力施加至沟道区域以增加沟道区域中的载流子迁移率。对于n型FET，当沟道区域由Si制成时，使用包括P的硅化合物(SiP)和/或包括C的硅化合物(SiC)。在该实施例中，SiP外延形成在凹部110中。

如图4B所示，在形成应变材料110之后，通过使用适当的蚀刻操作，去除n沟道区域的侧壁间隔件中的第三绝缘层90A和p沟道区域中的90。当第三绝缘层由SiN制成时，使用采用H₃PO₄的湿蚀刻。

如图4C所示，第四绝缘层120形成在n沟道区域和p沟道区域上方。第四绝缘层120保护n沟道区域免于随后对p沟道区域执行的制造工艺。第四绝缘层由介电材料形成，诸如氧化硅、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和SiOCN。在一些实施例中，第四绝缘层120由SiN制成。在一些实施例中，第四绝缘层120的厚度在从大约3nm至大约10nm的范围内。可以通过CVD或ALD形成第四绝缘层。

如图5A所示，在n沟道区域由光刻胶层75A覆盖之后，对p沟道区域中的堆叠的绝缘层执行各向异性蚀刻，从而在p沟道区域的伪栅极结构的两侧上形成具有第四绝缘层的侧壁间隔件。在该阶段中，p沟道区域中的侧壁间隔件由第一绝缘层10B、第二绝缘层80B和第四绝缘层120B构成。

如图5B所示，在形成用于p沟道区域的侧壁间隔件之后，向下开槽p沟道区域中的鳍结构PFIN至隔离绝缘层STI的上表面下面，以形成凹部105。然后，如图5C所示，去除光刻胶层75A。

如图5C所示，用于源极/漏极的应变材料外延形成在凹部105中。通过使用具有与鳍结构的沟道区域的晶格常数不同的晶格常数的应变材料130，将适当的应力施加至沟道区域以增加沟道区域中的载流子迁移率。对于p型FET，当沟道区域由Si制成时，使用包括锗的硅化合物(SiGe)或Ge。在该实施例中，SiGe外延形成在凹部105中。

如图6A所示，在形成应变材料130之后，通过使用适当的蚀刻操作，去除p沟道区域的侧壁间隔件中的第四绝缘层120B和n沟道区域中的120。当第四绝缘层由SiN制成时，使用采用H₃PO₄的湿蚀刻。在该阶段中，伪栅电极(30A或30B)的上表面的高度处的侧壁间隔件的宽度W1在从大约5nm至大约10nm的范围内。

然后，如图6B所示，有机材料层140形成在图6A中所示的所得到的结构上方。有机层140包括光刻胶或抗反射涂覆材料。形成有机层140，从而使得伪栅极结构完全嵌入有机层140。

如图6C所示，例如，通过使用回蚀刻操作，减小形成的有机层140的厚度。通过调整蚀刻时间，可以获得具有期望的厚度的有机层140。在一个实施例中，有机层140的厚度减小至与伪栅电极层30A和30B的上表面的高度基本相同的水平。

接下来，通过使用回蚀刻工艺，去除第一掩模层40A、40B和第二掩模层50A、50B。例如，然后通过使用O₂等离子体的灰化操作，去除有机材料层140。

通过去除掩模层和有机材料层的操作，还去除n沟道区域的侧壁间隔件10A、80A的上部和p沟道区域的侧壁10B、80B的上部。图7A示出了得到的结构。在图7A中，此后，为了简化，通过一层侧壁间隔件81A和81B来分别示出侧壁结构10A、80A和10B、80B。

如图7A所示，在去除掩模层的操作期间，侧壁81A和81B的表面以及伪栅电极30A和30B的上表面被氧化以形成氧化物层11A和11B(位于侧壁上)、31A和31B(位于伪栅电极上)以及111和131(位于S/D中的应变材料上)。被氧化的层11A和11B由二氧化硅或含碳和/或氮的二氧化硅(统称为氧化硅基材料)制成。

然后，如图7B所示，通过沉积第五绝缘层并且各向异性蚀刻所沉积的第五绝缘层来形成侧壁间隔件95A和95B。

在从大约450℃至大约550℃的温度范围内通过ALD方法来形成第五绝缘层。在蚀刻操作中，使用利用包括CH₄、CHF₃、O₂、HBr、He、Cl₂、NF₃和/或N₂的工艺气体的变压器耦合等离子体(TCP)以及改变的功率和/或偏压条件来获得期望的侧壁间隔件结构。蚀刻之后通过湿清洗操作来去除蚀刻操作期间形成的聚合物残渣。

在一些实施例中，第五绝缘层由SiCN、SiOCN或SiN制成。所沉积的第五绝缘层的厚度在从大约2nm至大约4nm的范围内。在一些实施例中，伪栅电极(30A或30B)的上表面的高度处的侧壁间隔件95A和95B的宽度W2在从大约8nm至大约14nm的范围内。

在一些实施例中，如图7B所示，侧壁95A(95B)与氧化物层11A(11B)之间的界面L1A(L1B)位于应变材料层110(130)和鳍结构NFIN(PFIN)的表面之间的界面处。换句话说，调整侧壁81A(81B)的厚度和氧化物层11A(11B)的厚度，以调整界面L1A(L1B)的位置。因此，如图7B所示，侧壁95A(95B)的横向底端位于S/D的应变材料层110(130)上面。通过使用侧壁95A和95B，可以提高稍后形成的S/D接触件与栅电极之间的电隔离。

如图7C所示，在形成侧壁95A和95B之后，在图7B所得到的结构上方形成接触蚀刻停止层(CESL)145。CESL 145包括一层或多层氮化硅基化合物，诸如SiN、SiON、SiCN或SiOCN。在该实施例中，SiN用作CESL 145。CESL 145的厚度在从大约3nm至大约5nm的范围内。可以通过CVD或ALD制成CESL 145。

在形成CESL 145之后，在图7C所得到的结构上方形成层间介电(ILD)层150。如图8A所示，形成ILD层150，从而使得具有侧壁间隔件的伪栅极结构完全嵌入ILD层150。

可以通过CVD、HDPCVD、可流动CVD、旋涂沉积、PVD或溅射或其他合适的方法形成ILD层150。ILD层150包括氧化硅、氮氧化硅、低k材料和/或其他合适的电介质。如图8B所示，共形沉积ILD层150，并且然后通过CMP工艺进行平坦化。伪栅极结构用作CMP工艺的平坦化停止部。换句话说，如图8B所示，CMP工艺停止在伪栅极结构的暴露的顶面处。

如图8C所示，去除伪栅电极30A、30B和伪栅极介电层20A、20B，从而提供分别位于n沟道区域中的间隔件元件81A之间和p沟道区域中的间隔件元件81B之间的开口155A和155B。例如，通过诸如氨水和/或其他合适的蚀刻剂的蚀刻溶液来去除伪栅电极30A和30B。在可选的实施例中，通过合适的干蚀刻工艺去除伪栅电极30A和30B。示例性蚀刻剂包括氯基蚀刻剂。在一些实施例中，使用蚀刻工艺(湿蚀刻、干蚀刻、等离子体蚀刻等)去除伪栅极介电层20A和20B。伪栅极介电层20A和20B的去除暴露鳍结构中的沟道层的顶面。

如图9A所示，金属栅极结构形成在由伪栅极结构的去除而提供的开口155A、155B中。用于n型FET的栅极结构包括栅极介电层161A和金属栅极层170A，并且用于p型FET的栅极结构包括栅极介电层161B和金属栅极层170B。

在一些实施例中，栅极介电层161A和161B包括一层或多层金属氧化物，诸如高k金属氧化物。用于高k电介质的金属氧化物的实例包括以下材料的氧化物：Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu，和/或它们混合物。在该实施例中，使用氧化铪(HfO₂)。可以通过ALD、CVD、PVD和/或其他合适的方法形成栅极介电层161A和161B。

金属栅极层170A和170B包括以下材料的一层或多层：Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、具有与衬底材料兼容的功函数的其他导电材料或它们的组合。可以通过CVD、PVD、镀敷和/或其他合适的工艺形成金属栅极层170A和170B。在栅极结构的形成期间可以执行一个或多个CMP工艺。可以采用镶嵌工艺来制造栅极结构。

在一些实施例中，一个或多个功函数调整层(未示出)插在栅极介电层161A、161B与金属栅极层170A、170B之间。功函数调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或者以上的多层的导电材料制成。对于n沟道FET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层，而对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层。

接下来，如图9B所示，回蚀刻金属栅极层170A和170B至特定的深度以部分地去除金属栅极层，以形成掩埋栅电极171A和171B。沉积第六绝缘层180以填充由部分地去除金属栅极层170A和170B而提供的凹部。第六绝缘层可以包括一层或多层氮化硅基化合物，诸如SiN、SiON、SiCN或SiOCN。在该实施例中，SiN用作第六绝缘层180。可以通过PVD、CVD、PECVD、APCVD、LPCVD、HDPCVD、ALD和/或其他工艺来形成第六绝缘层180。如图9C所示，通过应用诸如CMP工艺的平坦化操作，去除形成在ILD层150上的第六绝缘层180，从而使覆盖层181A和181B留在掩埋金属栅电极171A和171B上。

然后，通过使用光刻操作，图案化抗蚀剂层以形成位于n沟道FET和p沟道FET的S/D区域上面的接触孔图案。如图10A和图10B所示，通过使用图案化的抗蚀剂掩模，蚀刻ILD层150以形成S/D接触孔157A和157B。在一个实施例中，优选地，在使用诸如C₄F₈和CH₃F的蚀刻气体的HDP中进行蚀刻以获得对于SiN层的高选择性。如图10A所示，由氧化硅或氧化物基绝缘材料制成的ILD层150的蚀刻停止在由SiN或氮化物基绝缘材料制成的CESL 145A、145B处。因此，即使由于光刻操作中的未对准而使接触孔抗蚀剂图案横向偏向栅电极，ILD层的蚀刻也不会去除栅极结构的侧壁上的CESL并且接触孔不会接触栅电极。因此，通过自对准至S/D区域形成接触孔(即，形成SAC)。此外，由于形成附加的侧壁层95A和95B，所以还可以提高稍后形成的S/D接触件与栅电极之间的电隔离。

如图10B所示，在蚀刻停止在CESL处之后，执行附加的蚀刻操作以去除接触孔157A和157B的底部中的CESL。在一些实施例中，在CESL蚀刻期间或之后，也可以去除形成在S/D区域的应变材料上的氧化物层111和131。

如图10C所示，在分别暴露n型FET和p型FET的S/D区域的应变材料110和130的表面之后，形成用于n型FET的S/D区域的金属化层115和用于p型FET的S/D区域的金属化层135。金属化层包括一层或多层硅化物层，诸如TiSi、TaSi、WSi、NiSi、CoSi或其他合适的过渡金属硅化物。用于n型FET的硅化物层115可以与用于p型FET的硅化物层135相同或不同。

图11A和图11B示出了S/D接触件形成工艺。例如，可以通过CVD、PVD、镀敷和/或其他合适的工艺在接触孔157A和157B的侧面上形成由Ti或Ti-W制成的粘合层220A和200B。然后，例如，通过溅射或蒸发工艺在粘合层200A、200B上方沉积由TiN制成的阻挡层210A和210B。用于n型FET的粘合层200A和/或阻挡层210A可以分别与用于p型FET的粘合层200B和/或阻挡层210B相同或不同。

接下来，如图11A所示，通过CVD沉积钨(W)层190。如图11B所示，通过执行CMP操作以去除沉积在ILD层150上的W层190，可以获得具有W插塞结构190A、190B的S/D接触件。

图12A和图12B示出了S/D接触孔部分的放大的截面图。例如，图12A和图12B分别对应于图9C和图11B的n沟道区域。然而，在图12A和图12B中，不像图9C和图11B，布置用于两个n沟道FET的两个栅极结构，即，第一和第二栅极结构。第一栅极结构包括高k栅极介电层161A、金属栅电极层171A、覆盖层181A和包括81A、11A和95A的侧壁间隔件以及CESL 145A，而第二栅极结构包括高k栅极介电层161A'、金属栅电极层171A'、覆盖层181A'和包括81A'、11A'和95A'的侧壁间隔件以及CESL 145A。同时制造第一和第二栅极结构，并且材料和配置彼此基本相同。此外，如图12A所示，用于S/D区域的应变层110设置在第一和第二栅极结构之间。

如图12A所示，在形成图9C所示的覆盖层181A之后的阶段中，侧壁间隔件81A在金属栅电极层171A的上表面的高度处具有厚度Wa，该厚度在从大约6nm至大约10nm的范围内。侧壁间隔件95A在金属栅电极层171A的上表面的高度处具有厚度Wb，该厚度在从大约2nm至大约4nm的范围内。CESL 145A在金属栅电极层171A的上表面的高度处具有厚度Wc，该厚度在从大约3nm至大约5nm的范围内。氧化物层11A在金属栅电极层171A的上表面的高度处具有的厚度在从大约0.5nm至大约1nm的范围内。

如图12B所示，在形成图11B所示的W插塞之后的阶段中，包括81A、11A、95A和145A的侧壁间隔件在金属栅电极层171A的上表面的高度处具有厚度We，该厚度在从大约8nm至大约16nm的范围内。如图12B所示，侧壁间隔件层包括至少四层：81A、11A、95A和145A。由于侧壁间隔件层81A可以具有两层或多层(如，10A和80A)，所以侧壁间隔件层的数量可以为五或以上。如果间隔件层95A和145A由相同的材料制成，并且不可能清楚地区分这两层，那么侧壁间隔件可以具有三层，包括：由氮化硅基材料制成的层81A、由氧化硅基材料制成的层11A和氮化硅基材料，层(95A和145A)。

在侧壁间隔件层中，间隔件层95A和CESL 145A的底部位于S/D区域的应变层110上面。此外，侧壁间隔件的高度与覆盖层181A的高度相同或比覆盖层181A的高度低几纳米，即，侧壁间隔件的高度与覆盖层181A的高度基本相同。

由于层95A设置在氧化物层11A与CESL 145A之间，所以可以增大侧壁间隔件的总厚度并且可以提高S/D接触件(W插塞)与栅电极之间的电隔离。

应该理解，图11B所示的器件还经受CMOS工艺以形成诸如互连金属层、介电层、钝化层等的各种部件。

本文中描述的各个实施例或实例提供了优于现有技术的若干优势。例如，通过引入附加的侧壁间隔件(如，95A、95B)，例如，由于表面张力和毛细效应，所以对于间隔件介电区域，有可能提高对蚀刻溶液(如，稀释的HF和/或氨水)的免疫力。还可能提高栅电极与S/D接触件(W插塞)之间的电隔离，并且还可以提高器件在热载流子退化下的使用寿命。

应当理解的是，不是所有的优势必须在本文中论述，没有特定的优势是所有的实施例或实例所需的，以及其他实施例或实例可以提供不同的优势。

根据本发明的一个实施例，一种半导体器件包括：栅极结构，设置在衬底上方；和侧壁间隔件，设置在栅极结构的两侧壁上。侧壁间隔件包括至少四个间隔件层，包括从栅极结构顺序堆叠的第一至第四间隔件层。

根据本发明的另一实施例，在制造半导体器件的方法中，在衬底上方形成栅极结构。在栅极结构的侧壁上形成第一侧壁间隔件层。在第一侧壁间隔件层上形成作为第二侧壁间隔件层的氧化物层。在第二侧壁间隔件层上形成第三侧壁间隔件层。在第三侧壁间隔件层和衬底上形成接触蚀刻停止层。

根据本发明的又一实施例，在制造半导体器件的方法中，在衬底上方形成用于n沟道晶体管的第一伪栅极结构，该第一伪栅极结构上设置有掩模层。在第一伪栅极结构上方形成第一绝缘层。注入第一离子穿过用于n沟道晶体管的第一绝缘层。在第一绝缘层上方形成第二绝缘层。在第二绝缘层上方形成第三绝缘层。蚀刻第一至第三绝缘层，从而在第一伪栅极结构的侧壁上形成第一n-侧壁间隔件层。在第一n-侧壁间隔件的侧部上的衬底中形成第一源极/漏极结构。在形成第一源极/漏极结构之后，从第一n-侧壁间隔件层去除第三绝缘层。在第一n-侧壁间隔件层上形成作为第二侧壁间隔件层的氧化物层。在第二侧壁间隔件层上形成第三n-侧壁间隔件层。在第三n-侧壁间隔件层和衬底上形成接触蚀刻停止层。

本发明的实施例提供了一种半导体器件，包括：栅极结构，设置在衬底上方；以及侧壁间隔件，设置在所述栅极结构的两侧壁上，其中：所述侧壁间隔件包括至少四个间隔件层，包括从所述栅极结构顺序堆叠的第一间隔件层至第四间隔件层。

根据本发明的一个实施例，其中：所述第一间隔件层、第三间隔件层和第四间隔件层由氮化硅基材料制成，以及所述第二间隔件层由氧化硅基材料制成。

根据本发明的一个实施例，其中，所述氮化硅基材料包括SiN、SiCN、SiON或SiOCN，并且所述氧化硅基材料包括氧化硅。

根据本发明的一个实施例，其中，所述第一间隔件层由SiCN或SiOCN制成。

根据本发明的一个实施例，其中，所述第四间隔件层由SiN或SiCN制成。

根据本发明的一个实施例，其中，所述第三间隔件层由SiCN或SiN或SiOCN制成。

根据本发明的一个实施例，其中，所述第三间隔件层由与所述第四间隔件层不同的材料或与所述第四间隔件层相同的材料制成。

根据本发明的一个实施例，半导体器件还包括：源极/漏极区域；以及接触插塞，与所述源极/漏极区域的一部分接触，其中，所述第四间隔件层与所述接触插塞接触。

根据本发明的一个实施例，其中，所述第三间隔件层和所述第四间隔件层的底部位于所述源极/漏极区域上面。

根据本发明的一个实施例，其中，所述栅极结构包括：栅极介电层；栅电极层，设置在所述栅极介电层上方；以及覆盖层，由设置在所述栅电极上方的绝缘材料制成，其中，所述侧壁间隔件的高度与所述覆盖层的高度相同。

本发明的实施例还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成栅极结构；在所述栅极结构的侧壁上形成第一侧壁间隔件层；在所述第一侧壁间隔件层上形成作为第二侧壁间隔件层的氧化物层；在所述第二侧壁间隔件层上形成第三侧壁间隔件层；以及在所述第三侧壁间隔件层和所述衬底上形成接触蚀刻停止层。

根据本发明的一个实施例，其中：所述第一、第三和第四间隔件层由SiN、SiCN、SiON或SiOCN制成。

根据本发明的一个实施例，方法还包括，在形成所述第四侧壁间隔件层之后：在具有所述第一间隔件层至第四间隔件层的所述栅极结构上方形成层间介电层；通过使用所述接触蚀刻停止层作为蚀刻停止层，在所述层间介电层中形成接触孔；去除所述接触孔中的接触蚀刻停止层；以及用导电材料填充所述接触孔。

根据本发明的一个实施例，其中，通过氧化所述第一侧壁间隔件层形成所述氧化物层。

根据本发明的一个实施例，其中：所述栅极结构是伪栅极结构，和所述方法还包括，在形成所述第四侧壁间隔件层之后：在具有所述第一间隔件层至第四间隔件层的所述伪栅极结构上方形成层间介电层；去除所述伪栅极结构以形成栅极开口；以及形成金属栅极结构，所述金属栅极结构包括设置在所述开口中的高k栅极介电层上方的金属栅电极层。

根据本发明的一个实施例，方法还包括，在形成所述金属栅极结构之后：开槽所述金属栅电极层；以及在所述开槽的栅电极层上方形成覆盖层。

根据本发明的一个实施例，方法还包括：形成源极/漏极区域，所述源极/漏极区域包括具有与沟道区域不同的晶格常数的应变材料，其中，所述第三间隔件层的底部位于所述源极/漏极区域上面。

根据本发明的一个实施例，其中，形成第一侧壁间隔件层包括：形成下层并且在所述下层上方形成上层，其中，在形成下层与在所述下层上方形成上层之间，执行离子注入穿过所述下层。

本发明的实施例还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成用于n沟道晶体管的第一伪栅极结构，所述第一伪栅极结构上设置有掩模层；在所述第一伪栅极结构上方形成第一绝缘层；注入第一离子穿过用于所述n沟道晶体管的第一绝缘层；在所述第一绝缘层上方形成第二绝缘层；在所述第二绝缘层上方形成第三绝缘层；蚀刻所述第一绝缘层至第三绝缘层，从而在所述第一伪栅极结构的侧壁上形成第一n-侧壁间隔件层；在所述第一n-侧壁间隔件层的侧部上的衬底中形成第一源极/漏极结构；在形成所述第一源极/漏极结构之后，从所述第一n-侧壁间隔件层去除所述第三绝缘层；在所述第一n-侧壁间隔件层上形成作为第二侧壁间隔件层的氧化物层；在所述第二侧壁间隔件层上形成第三n-侧壁间隔件层；以及在所述第三n-侧壁间隔件层和所述衬底上形成接触蚀刻停止层。

根据本发明的一个实施例，方法还包括：在所述衬底上方形成用于p沟道晶体管的第二伪栅极结构，所述第二伪栅极结构上设置有掩模层；在所述第二伪栅极结构上方形成所述第一绝缘层；注入第二离子穿过用于所述p沟道晶体管的第一绝缘层；在所述第一绝缘层上方形成所述第二绝缘层；在所述第二绝缘层上方形成所述第三绝缘层；在形成所述第三绝缘层之后，去除所述第三绝缘层；在去除所述第三绝缘层之后，在所述第二绝缘层上方形成第四绝缘层；蚀刻所述第一绝缘层、第二绝缘层和第四绝缘层，从而在所述第二伪栅极结构的侧壁上形成第一p-侧壁间隔件层；在所述第一p-侧壁间隔件层的侧部上的衬底中形成第二源极/漏极结构；在形成所述第二源极/漏极结构之后，从所述第一p-侧壁间隔件层去除所述第四绝缘层；在所述第一p-侧壁间隔件层上形成氧化物层；在所述氧化物层上形成第三p-侧壁间隔件层；以及在所述第三p-侧壁间隔件层和所述衬底上形成接触蚀刻停止层。

上面论述了若干实施例或实例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。