压电微机电系统的制作方法

相关申请案交互参照

本申请案主张2016年4月15日提出申请的美国临时专利申请案第62/322,815号的权益，其全文是基于所有目的并入本文作为参考。

本发明大体上是关于半导体装置及用于形成半导体装置的方法。

背景技术：

压电堆栈诸如氮化铝(aln)为主的压电堆栈等，近年来已随着趋势朝向下一代微机电系统(mems)而受到欢迎，微机电系统包括压电微机械超音波换能器(pmut)、惯性传感器、共振器、射频(rf)滤波器等。多层氮化铝(aln)提供良好的隔板/悬臂平坦度控制，并且提供更多信号输出。然而，仍需要一种容许在多层压电堆栈上形成结构但不使压电层间接口遭受破坏的程序。

技术实现要素：

本发明的具体实施例大体上是关于半导体装置及用于形成半导体装置的方法。在一项具体实施例中，揭示一种用于形成装置的方法。该方法包括提供具有第一主表面与第二主表面的衬底(substrate)。在该衬底的至少该第一主表面上形成介电层。在该衬底上形成压电堆栈。该压电堆栈包括在该衬底的该第一主表面上具有第一电极的图案化第一底电极层、位在该图案化第一电极层上的第一压电层、位在该第一压电层上包括电极垫及第二电极的图案化第二底电极层、以及位在该第一压电层及该图案化第二电极层上的第二压电层。在该压电堆栈中形成第一接触(contact)与第二接触。该第一接触穿过该第一压电层延展，并且电耦合至该第一电极。该第一接触是由介于该第一压电层与该第二压电层间的该电极垫所围绕。该第二接触穿过该第二压电层延展，并且电耦合至该第二电极。

在另一具体实施例中，揭示一种微机电系统(mems)装置。该装置包括具有第一主表面与第二主表面的衬底，且该衬底的至少该第一主表面上形成有介电层。位在该衬底上的压电堆栈包括在该衬底的该第一主表面上具有第一电极的图案化第一底电极层、位在该图案化第一电极层上的第一压电层、位在该第一压电层上包括电极垫及第二电极的图案化第二底电极层、以及位在该第一压电层及该图案化第二电极层上的第二压电层。该装置更包括位在该压电堆栈中的第一接触与第二接触。该第一接触穿过该第一压电层延展，并且电耦合至该第一电极。该第一接触是由介于该第一压电层与该第二压电层间的该电极垫所围绕。该第二接触穿过该第二压电层延展，并且电耦合至该第二电极。

在又一具体实施例中，揭示一种用于形成装置的方法。该方法包括提供具有第一主表面与第二主表面的衬底。在该衬底的至少该第一主表面上形成介电层。在该衬底上形成压电堆栈，其包括具有第一电极的图案化第一底电极层、位在该图案化第一电极层上的第一压电层、位在该第一压电层上包括电极垫及第二电极的图案化第二底电极层、以及位在该第一压电层及该图案化第二电极层上的第二压电层。在该压电堆栈中形成第一接触与第二接触。该第一接触穿过该第一压电层延展，并且电耦合至该第一电极。该第一接触是由介于该第一压电层与该第二压电层间的该电极垫所围绕。该第二接触穿过该第二压电层延展，并且电耦合至该第二电极。本方法更包括在该第二压电堆栈上形成顶电极层。图案化该顶电极层以形成耦合至该第一接触的第一顶电极、及耦合至该第二接触的第二顶电极。

本文中所揭示的具体实施例的这些及其它优点及特征，透过参考以下说明及附图会变为显而易见。再者，要了解的是，本文中所述的各项具体实施例的特征并不互斥，并且可用各种组合及排列呈现。

附图说明

附图是并入本说明书并形成本说明书的部分，其中相似的组件符号指定相似的零件，此等附图绘示本发明的较佳具体实施例，还连同本说明书，作用在于阐释本发明各项具体实施例的原理。

图1展示微机电系统(mems)装置的一部分的简化截面图；以及

图2a至图2r展示该mems装置形成过程的一具体实施例的截面图。

主要组件符号说明：

100、200mems装置

101衬底

102、103主表面

110介电层

120压电堆栈

122晶种层

124、126压电层

130、136底电极层

134电极垫

150硬掩模层

155顶电极层或顶电极

160、162、174接触

172导电填充

230、236电极层

250硬掩模

280、284、285开口。

具体实施方式

具体实施例大体上是关于一种压电微机电系统(mems)结构或装置。mems装置例如可设计为传感器及共振器。就共振器而言，可在通讯应用中用于射频滤波。其它类的应用对于mems装置也可以使用。

图1展示mems装置100的一部分的简化截面图。如图所示，装置100包括衬底101。此衬底例如为诸如硅衬底的半导体衬底。其它类的衬底也可以使用。衬底作用为mems装置的基底。半导体衬底例如可以是用于形成多个并联的mems装置的半导体晶圆。处理之后，将晶圆分切以单独化mems装置。在一项具体实施例中，衬底包括第一主表面102与第二主表面103。第一主表面例如可称为主动面或顶面，而第二主表面可称为底面或非主动面。

介电层110布置于衬底的表面上。在一项具体实施例中，介电层布置于衬底的第一主表面上。在衬底的两个主表面上都提供介电层也可以使用。介电层可作用为牺牲层。介电层例如可以是氧化硅层。其它类的介电层也可以使用。介电层的厚度可为约0.5μm至5μm。介电层的其它厚度也可以使用。

在一项具体实施例中，压电堆栈120布置于衬底的第一主表面上。如图所示，压电堆栈包括第一压电层124与第二压电层126。举例而言，第二压电层布置于第一压电层上面。布置于压电层下面的是底电极层。举例而言，第一底电极层130布置于第一压电层下面，而第二底电极层136布置于第二压电层下面。电极层例如为图案化导电电极层。压电晶种层(seedlayer)122可布置于第一压电层下面。举例而言，晶种层有助于形成第一压电层。晶种层可为约20nm至100nm厚，电极层可为约20nm至200nm厚，而压电层可为约100nm至1000nm厚。此等层的其它厚度也可以使用。

在一项具体实施例中，压电层为氮化铝(aln)层，而电极层为钼(mo)层。举例而言，压电堆栈包括在第一mo电极层上方具有第一aln层且在第二mo电极层上方具有第二aln层的aln晶种层。其它类的压电层与电极层对于形成其它类的压电堆栈也可以使用。

压电堆栈包括耦合至第一电极层与第二电极层的接触。举例而言，第一接触160电耦合至第一底电极层，而第二接触162电耦合至第二底电极层。此等压电层对此等电极层作用为贯孔阶。举例而言，第一压电层作用为第一贯孔阶(v1)，而第二压电层作用为第二贯孔阶(v2)。如图所示，第一接触穿过v1与v2延展，而第二接触穿过v2延展。

接触包括导电填充(conductivefill)172。如图所示，此接触排齐(lines)贯孔开口但未将其填充。提供将贯孔开口填充的接触也可以使用。贯孔开口可使用图案化硬掩模(hardmask)层150在压电堆栈中形成。举例而言，图案化硬掩模是在蚀刻程序中用于形成贯孔开口。在一项具体实施例中，接触为具有约20nm至2000nm厚度的铝铜(alcu)层。其它类的接触材料或厚度也可以使用。导电填充可以是铜。其它类的导电填充或厚度也可以使用。如图所示，连同硬掩模层图案化此填充。这会移除硬掩模层，有一部分留在填充下方，其位在压电堆栈将接触围绕的表面上。

导电顶电极层155布置于压电堆栈的顶端上方。在一项具体实施例中，顶电极层为具有约20nm至200nm厚度的alcu层。其它类的电极层或厚度也可以使用。顶电极层为图案化顶电极层。举例而言，顶电极层经图案化后包括分别耦合至第一接触与第二接触的第一顶电极与第二顶电极。

如同所述，接触可穿过堆栈的多个压电或贯孔阶延展。举例而言，耦合至第一底电极层的第一接触穿过第一压电层与第二压电层或v1与v2延展。在一项具体实施例中，接触在穿过多个压电层延展时，通过电极层布置于两个相邻压电层间的一非主动部分。电极层的非主动部分例如可称为电极垫134。

电极垫有助于就不同压电阶的接触使用单一掩模形成贯孔开口的蚀刻。再者，电极垫使压电层的接口受保护，免于在形成通过多个压电层的贯穿开口的蚀刻程序中受到侵蚀。这会使压电层的接口处不会在贯孔的侧壁上形成刻痕。原因在于贯孔开口中使用电极垫而不会在多个压电层间形成接口。

如同所述，压电堆栈包括第一压电层与第二压电层。提供具有更多压电层的压电堆栈也可以使用。进一步了解的是，所示仅为mems装置的一部分。mems装置也可包括其它结构。

此装置可包括图中未示的其它组件。举例而言，装置可包括位于晶圆背面用以将压电膜悬挂的凹穴。提供用于此装置的其它组件也可以使用。

图2a至图2r展示mems装置200其一部分形成过程的一具体实施例的简化截面图。此mems装置与第1图中所述类似。如此，可以不说明或详述共通的组件。

请参阅图2a，所提供的是衬底101。衬底作用为mems装置的基底。此衬底例如为诸如硅衬底的半导体衬底。其它类的衬底也可以使用。衬底包括第一主表面102与第二主表面103。第一主表面例如可称为主动面或顶面，而第二主表面可称为底面或非主动面。

在图2b中，于衬底上形成介电层110。在一项具体实施例中，通过热氧化作用形成介电层。热氧化作用使衬底的表面氧化。举例而言，热氧化作用在衬底的第一主表面与第二主表面、以及边缘(图未示)上形成介电层。在另一具体实施例中，介电层可在衬底的表面上通过电浆增强型化学气相沉积(pecvd)形成。在pecvd的情形下，可在第一主表面上形成介电层。介电层可以是氧化硅。举例而言，介电层可以是热形成或沉积的氧化硅。其它类的介电层也可以使用。介电层例如可为约0.5μm至5μm厚。形成其它厚度的介电层也可以使用。

请参阅图2c，开始形成多层压电堆栈的程序。如图所示，压电晶种层122是在衬底的第一主表面上方的介电层上形成。晶种层例如为有助于形成aln压电层的aln晶种层。晶种层例如可通过物理气相沉积(pvd)形成。其它用于形成晶种层的技术也可以使用。晶种层可具有约20nm至100nm的厚度。形成具有其它厚度的晶种层也可以使用。

在图2d中，于衬底上形成第一电极层230。举例而言，于晶种层上方形成第一电极层。电极层为导电电极层。在一项具体实施例中，电极层为mo层。其它类的电极层也可以使用。mo层可通过pvd形成。电极层的厚度可为约20nm至200nm。使用其它技术形成其它类的电极层或具有其它厚度也可以使用。

请参阅图2e，图案化电极层以在晶种层122上方形成图案化第一底电极层130。若要图案化电极层230，可使用掩模与蚀刻技术。举例而言，可在电极层上形成光阻层。可使用光刻技术使光阻掩模曝露。举例而言，曝照源以具有所欲图案的光罩(reticle)曝照光阻层。此光罩的图案在显影后转移至光阻。举例而言，掩模包括用以使部分电极层曝露的开口。蚀刻将电极层的曝露部分移除以形成图案化第一底电极层130。此蚀刻例如可以是等向性蚀刻，如湿蚀刻。诸如反应性离子蚀刻(rie)等其它类的蚀刻程序也可以使用。可在图案化电极层后，通过例如灰化来移除光阻层。其它用于移除光阻掩模的技术也可以使用。

如图2f所示，此程序接着在衬底上形成压电层124。举例而言，在晶种层及图案化底电极层上方形成压电堆栈的第一压电层。在一项具体实施例中，压电层为aln层。第一aln层可通过pvd形成，并且具有约100nm至1000nm的厚度。使用其它技术形成其它类的压电层或具有其它厚度也可以使用。

在图2g中，于衬底上形成电极层236。举例而言，于第一压电层上方形成第二电极层。电极层例如为mo层。其它类的电极层也可以使用。此mo层可通过pvd形成，并且具有约20nm至200nm的厚度。使用其它技术形成其它类的电极层或具有其它厚度也可以使用。

如图2h所示，图案化第二电极层以在第一压电层上方形成图案化第二底电极层136。掩模及蚀刻技术可用于图案化电极层。在一项具体实施例中，第二底电极层包括电极垫134。可在图案化电极层后，通过例如灰化来移除光阻层。其它用于移除光阻掩模的技术也可以使用。

请参阅图2i，于图案化第二底电极层上方形成堆栈的第二压电层126。举例而言，第二aln层通过pvd在第一aln及图案化第二底电极层上方形成。此aln层例如可为约100nm至1000nm厚。使用其它技术形成其它类的压电层或具有其它厚度也可以使用。如图所示，压电堆栈包括具有图案化第一底电极层130与第二底电极层136的第一压电层124与第二压电层126。提供具有其它压电层数的多压电堆栈也可以使用。

此程序接着在多压电堆栈中形成接触。在一项具体实施例中，如图2j所示，于堆栈上方形成硬掩模250。举例而言，于第二压电层上形成硬掩模。此硬掩模可以是四乙氧基硅烷(tetraethylorthosilicate；teos)硬掩模。其它类的硬掩模也可以使用。此硬掩模例如可以是ti/tin硬掩模。诸如化学气相沉积(cvd)、pvd或溅镀等各种技术可用于形成硬掩模。硬掩模可具有约20nm至100nm的厚度。其它厚度也可以使用。

请参阅图2k，于硬掩模中形成开口284。可使用掩模及蚀刻技术形成开口。举例而言，图案化光阻用于蚀刻硬掩模层250。此蚀刻例如为反应性离子(rie)蚀刻。此开口对应于待于压电堆栈中形成接触贯孔处。在一项具体实施例中，接触贯孔为延展至压电堆栈上阶(upperlevel)的贯孔。举例而言，接触贯孔为第二接触的第二贯孔，其伸透至v2或堆栈的第二压电层。可在形成开口后，通过例如灰化来移除光阻层。其它用于移除光阻掩模的技术也可以使用。

在图2l中，压电层使用图案化硬掩模蚀刻以形成贯孔285。在一项具体实施例中，此蚀刻在堆栈的v2的第二压电层126中形成部分贯孔。在一项具体实施例中，此蚀刻为干蚀刻。举例而言，使用cl2系化学品的rie可予以使用。此部分贯孔例如在使图案化底电极层于第二压电层下面曝露前剩余约20nm至200nm。在部分贯孔开口下面留下其它量的压电层也可以使用。

如图2m所示，于硬掩模层中形成另一开口280。此开口可采类似方式形成为开口285。此开口对应于待于压电堆栈中形成接触贯孔处。在一项具体实施例中，接触贯孔为延展超出第二贯孔的贯孔。举例而言，接触贯孔为第一接触的第一贯孔，其穿过v2与v1延展至第一底电极130。

如图2n所示，使用硬掩模图案化压电堆栈120。举例而言，图案化压电堆栈以形成穿过压电堆栈的v2与v1的部分贯孔。如同所述，一或多个电极垫布置于顶电极层中。举例而言，第二底电极层的电极垫布置于堆栈的第一压电层与第二压电层的间。此电极垫使两个压电层间不存在压电界面。

此蚀刻将第二压电层、电极垫及第一压电层蚀刻以形成第二部分贯孔。在一项具体实施例中，此蚀刻为干蚀刻。此蚀刻例如与形成第二部分贯孔的蚀刻相同或类似。此第二部分贯孔例如在使第一图案化底电极层于第二压电层下面曝露前剩余约20nm至200nm。在此部分贯孔开口下面留下其它量的压电层也可以使用。此剩余量较佳为与第一部分贯孔的剩余量一样。可在形成第二部分贯孔后，通过例如灰化来移除光阻层。其它用于移除光阻掩模的技术也可以使用。接触开口可为约1μm至10μm。其它尺寸的接触开口也可以使用。

请参阅图2o，此蚀刻将压电层的剩余部分移除以使电极层曝露。举例而言，此蚀刻将压电层在部分第一贯孔与第二贯孔中的剩余部分移除，使第一底电极层与第二底电极层曝露。在一项具体实施例中，此蚀刻为湿蚀刻。此湿蚀刻例如为使用氢氧化四甲基铵(tetramethylammoniumhydroxide；tmah)的湿蚀刻。此湿蚀刻已提升压电层与电极层间的选择性。此确保剩余压电材料在移除时，不会穿透底电极层。再者，由于有电极垫层，压电接口并不存在，因而没有压电界面会遭到破坏。

请参阅图2p，于衬底上形成导电层(图未示)。此导电层例如包覆硬掩模的表面，并且排齐贯孔。在一项具体实施例中，导电层作用为供贯孔用以形成接触的填充层。如图所示，导电层排齐贯孔但未将其填充。提供将贯孔填充的填充层也可以使用。在一项具体实施例中，导电层为具有约20nm至200nm厚度的alcu层。其它类的导电层或厚度也可以使用。导电层可通过pvd形成。其它技术也可用于形成导电层。

将接触填充层图案化。掩模及蚀刻技术可用于图案化接触填充层。举例而言，图案化光阻掩模可当作蚀刻用的蚀刻掩模用于图案化接触填充层。此蚀刻例如可以是湿蚀刻或干蚀刻。将接触填充层图案化会在围绕贯孔的硬掩模上留下一部分以形成接触174。

请参阅图2q，将硬掩模250的曝露部分移除，使压电堆栈120的顶端曝露。移除硬掩模时，例如可将同一蚀刻掩模用于图案化接触填充层。此硬掩模例如可通过诸如rie的蚀刻来移除。使用湿蚀刻也可用的。

如图2r所示，于衬底上形成导电层。举例而言，导电层包覆压电堆栈的表面，并且排齐贯孔中的接触填充层。在一项具体实施例中，导电层作用为顶电极层。在一项具体实施例中，导电层为具有约20nm至200nm厚度的alcu层。其它类的导电层或厚度也可以使用。导电层可通过pvd形成。其它技术也可用于形成导电层。顶电极层使用掩模及蚀刻技术图案化以形成耦合至接触的顶电极155。举例而言，第一顶电极耦合至该第一接触，而第二顶电极耦合至该第二接触。

此程序接着形成装置的其它组件。举例而言，此程序可接着在衬底的背面上形成凹穴以将压电膜悬挂。亦可进行其它程序以完成本装置。

本发明可体现成其它特定形式而不会脱离其精神或主要特性。因此，前述具体实施例在所有层面都要视为说明性，而不是限制本文中所述的发明。本发明的范畴从而是由随附的权利要求书指出，而不是由前述说明指出，而且均等于权利要求书的意义及范围内的所有变更全都意欲囊括于其中。