集成肖特基结的功率器件结构及其制造方法与流程

本发明属于半导体设计及制造领域，特别是涉及一种集成肖特基结的功率器件结构及其制造方法。

背景技术

随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有mos晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

现有的肖特基二极管一般是贵金属(金、银、铝、铂等)为正极，以n型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为n型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的n型半导体中向浓度低的贵金属中扩散。显然，贵金属中没有空穴，也就不存在空穴自金属向n型半导体的扩散运动。随着电子不断从n型半导体扩散到贵金属，n型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为n型半导体朝向贵金属。但在该电场作用之下，贵金属中的电子也会产生从贵金属向n型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。

可见，肖特基二极管是基于金属和半导体接触的整流特性进行工作的多数载流子器件，具有正向压降低、反向恢复电流小、开关速度快、噪声系数小、功耗低等特点，目前广泛应用于开关电源、变频器、驱动器等领域。

目前功率器件与肖特基集成主要是对功率器件的源端(source)和漏端(drain)起保护作用，而现有的功率器件与肖特基集成通常有以下两种方式：

第一种方式：功率器件与肖特基器件分别为单独的芯片器件，在封装的时候通过封装连线集成在一起，此方法需要单独提供两种器件，并通过封装等后端工艺将两种器件集成在一起，成本较高。

第二种方式：功率器件和肖特基器件在制造过程中一起形成在一个芯片上，但是目前传统的集成方式为功率器件集成平面的肖特基器件，肖特基器件几乎要占器件芯片总面积的一半，不利用器件的面积降低。

基于以上所述，提供一种集成肖特基结的功率器件结构及其制造方法实属必要。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种集成肖特基结的功率器件结构及其制造方法，用于解决现有技术中肖特基结与功率器件集成成本高、面积大的问题，以使肖特基结和功率器件比较好的集成在一起，保证肖特基结对功率器件源端和漏端之间的保护作用，同时不占用芯片的面积，使器件可以缩小面积，降低成本。

为实现上述目的及其他相关目的，本发明提供一种集成肖特基结的功率器件结构，所述功率器件结构包括：n型外延层，所述n型外延层中形成有相互贯通的第一沟槽、第二沟槽及第三沟槽；氧化层，形成于所述第一沟槽、第二沟槽及第三沟槽表面，所述第一沟槽底部的氧化层被去除，且所述第一沟槽底部的n型外延层中形成有p型掺杂区；金属硅化物，形成于所述第一沟槽底部，以形成肖特基结，所述第二沟槽中填充有与所述肖特基结相连的肖特基金属层，所述第二沟槽中的肖特基金属层作为肖特基结的引出端；绝缘材料，填充于所述第一沟槽及第三沟槽内，所述第一沟槽及第三沟槽内的部分绝缘材料被去除分别形成多个互连的第四沟槽及第五沟槽，所述金属硅化物上保留有部分的绝缘材料；栅介质层，形成于所述第四沟槽及第五沟槽的侧壁；互连的多晶硅，填充于所述第四沟槽及第五沟槽内，所述第四沟槽的多晶硅表面形成有绝缘层，所述第五沟槽的多晶硅作为栅极引出端；p型体区，形成于所述外延层表层；n型源区，形成于所述p型体区中；源极金属层以及栅极金属层，所述栅极金属与所述栅极引出端接触，所述源极金属层与所述n型源区及肖特基结的引出端接触。

优选地，所述氧化层的厚度为50nm～1000nm。

优选地，所述n型外延层的掺杂浓度为1e15～1e16/cm³，所述p型掺杂区的掺杂浓度为1e14～1e15/cm³，所述p型体区的掺杂浓度为1e14～1e16/cm³，所述n型源区的掺杂浓度为1e17～1e19/cm³。

优选地，所述金属硅化物的金属材料包括pt、ni、ti、cr、w、mo及co中的一种。

优选地，所述金属硅化物上保留的绝缘材料的厚度范围为300～500nm。

优选地，所述源极金属层以及栅极金属层分别包括al层、alcu层、alsicu层、tin/alsicu/tin/ti/ni/ag叠层、tin/alsicu叠层、tin/alcu/tin/ti/ni/ag叠层、tin/alcu叠层、tin/alsi叠层或tin/al叠层中的一种。

本发明还提供一种集成肖特基结的功率器件结构的制造方法，包括：1)于n型外延层上形成相互贯通的第一沟槽、第二沟槽及第三沟槽；2)于所述第一沟槽、第二沟槽及第三沟槽表面形成氧化层；3)去除所述第一沟槽底部的氧化层，并对露出的n型外延层进行p型离子注入形成p型掺杂区；4)于所述第一沟槽底部及第二沟槽中形成互连的肖特基金属层，并退火以于所述第一沟槽底部形成金属硅化物，以形成肖特基结，所述第二沟槽中的肖特基金属层作为肖特基结的引出端；5)于所述第一沟槽及第三沟槽内填充绝缘材料；6)刻蚀去除所述第一沟槽及第三沟槽内的部分绝缘材料分别形成多个互连的第四沟槽及第五沟槽，所述金属硅化物上保留有部分的绝缘材料；7)于所述第四沟槽及第五沟槽的侧壁形成栅介质层，并于所述第四沟槽及第五沟槽内填充互连的多晶硅，于所述第四沟槽的多晶硅表面形成绝缘层，所述第五沟槽的多晶硅作为栅极引出端；8)于所述外延层表层形成p型体区，并于所述p型体区中形成n型源区；9)制作源极金属层以及栅极金属层，所述栅极金属与所述栅极引出端接触，所述源极金属层与所述n型源区及肖特基结的引出端接触。

优选地，步骤2)中，采用热氧化方法于所述第一沟槽、第二沟槽及第三沟槽表面形成氧化层，所述氧化层的厚度为50nm～1000nm。

优选地，步骤3)中，所述p型离子包括b或者bf2，p型离子注入的剂量为1e11～1e13/cm²。

优选地，步骤4)包括：4-1)采用溅射工艺或沉积工艺于所述第一沟槽及第二沟槽中形成互连的肖特基金属层，所述肖特基金属层的材料包括pt、ni、ti、cr、w、mo及co中的一种；4-2)采用快速热处理方法或炉退火的方法于所述第一沟槽的底部形成金属硅化物，以形成肖特基结，所述第二沟槽中的肖特基金属层作为肖特基结的引出端。

优选地，步骤5)中，采用高密度等离子体化学气相淀积工艺hdp或正硅酸乙脂(teos)水解缩聚工艺于所述第一沟槽及第三沟槽内填充二氧化硅。

优选地，步骤6)中，所述金属硅化物上保留有的绝缘材料的厚度范围为300～500nm。

如上所述，本发明的集成肖特基结的功率器件结构及其制造方法，具有以下有益效果：

本发明将肖特基结集成到功率器件沟槽底部，肖特基金属通过沟槽引出，与功率器件的源极金属连接，整个功率器件的栅区也同样通过沟槽引出到栅电极上。

本发明在传统的沟槽型功率器件的基础上，采用了全沟槽结构，将栅多晶硅下陷道沟槽中，上面通过氧化膜隔离，并通过另外的沟槽引出到栅电极上，因此无需单独的电极接触(contact)光刻工艺，避免了传统的沟槽型功率器件因为电极接触对准偏离而造成的阈值vt漂移等问题，并且有效减小功率器件的脚距(pitch)，可实现更高的器件密度。

附图说明

图1～图12显示为的本发明的集成肖特基结的功率器件结构的制造方法各步骤所呈现的结构示意图，其中，图10显示为本发明的集成肖特基结的功率器件结构的结构示意图。

元件标号说明

101n型外延层

102第一沟槽

103第二沟槽

104第三沟槽

105氧化层

106p型掺杂区

107肖特基金属层

108金属硅化物

109绝缘材料

110第四沟槽

111第五沟槽

112栅介质层

113多晶硅

114p型体区

115n型源区

116源极金属层

117栅极金属层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1～图12所示，本实施例提供一种集成肖特基结的功率器件结构的制造方法，所述制造方法包括以下步骤：

如图1～图2所示，首先进行步骤1)，于n型外延层101上形成相互贯通的第一沟槽102、第二沟槽103及第三沟槽104。

作为示例，所述n型外延层101为n型轻掺杂的硅外延层。在本实施例中，所述n型轻掺杂的硅外延层的厚度为2.5～30μm之间，掺杂浓度大约在1e15～1e16/cm³之间。后续的所述第一沟槽102及第二沟槽103及第三沟槽104均制备于所述硅外延层中。

在本实施例中，所述第一沟槽102、第二沟槽103及第三沟槽104相互贯通，如图2所示，使得后续的肖特基结以及晶体管的栅极能通过沟槽引出，不需要进行额外的接触区的光刻工艺，大大节省工艺成本。

作为示例，所述第一沟槽102、第二沟槽103及第三沟槽104的宽度为0.2～1μm，深度为2.5～10μm，具体地，所述第一沟槽102、第二沟槽103及第三沟槽104的宽度为0.5μm，深度为5μm。所述第一沟槽102的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形环、圆形环等形状。所述第二沟槽103及第三沟槽104分别位于多个所述第一沟槽102的外围区域。

如图3所示，然后进行步骤2)，于所述第一沟槽102、第二沟槽103及第三沟槽104表面形成氧化层105。

作为示例，步骤2)中，采用热氧化方法于所述第一沟槽102、第二沟槽103及第三沟槽104表面形成氧化层105，在本实施例中所述热氧化方法于热炉管中进行，所述氧化层105的厚度为50nm～1000nm。

如图4所示，接着进行步骤3)，去除所述第一沟槽102底部的氧化层105，并对露出的n型外延层101进行p型离子注入形成p型掺杂区106。

作为示例，步骤3)中，采用干法刻蚀工艺去除所述第一沟槽102底部的氧化层105，所述p型离子包括b或者bf2，p型离子注入的剂量为1e11～1e13/cm²。

如图5所示，接着进行步骤4)，于所述第一沟槽102底部及第二沟槽103中形成互连的肖特基金属层107，并退火以于所述第一沟槽102底部形成金属硅化物108，以形成肖特基结，所述第二沟槽103中的肖特基金属层107作为肖特基结的引出端；

作为示例，步骤4)包括：

步骤4-1)，采用溅射工艺或沉积工艺于所述第一沟槽102及第二沟槽103中形成互连的肖特基金属层107，所述肖特基金属层107的材料包括pt、ni、ti、cr、w、mo及co中的一种；

步骤4-2)，采用快速热处理方法或炉退火的方法于所述第一沟槽102的底部形成金属硅化物108，以形成肖特基结，所述第二沟槽103中的肖特基金属层107作为肖特基结的引出端。

如图6所示，接着进行步骤5)，于所述第一沟槽102及第三沟槽104内填充绝缘材料109。

作为示例，步骤5)中，采用高密度等离子体化学气相淀积工艺hdp或正硅酸乙脂(teos)水解缩聚工艺于所述第一沟槽102及第三沟槽104内填充二氧化硅。在本实施例中，采用高密度等离子体化学气相淀积工艺hdp于所述第一沟槽102及第三沟槽104内填充二氧化硅。

如图7所示，然后进行步骤6)，刻蚀去除所述第一沟槽102及第三沟槽104内的部分绝缘材料109分别形成多个互连的第四沟槽110及第五沟槽111，所述金属硅化物108上保留有部分的绝缘材料109，作为所述肖特基结与后续的多晶硅113之间的隔离。。

作为示例，步骤6)中，所述金属硅化物108上保留有的绝缘材料109的厚度范围为300～500nm。

如图8所示，接着进行步骤7)，于所述第四沟槽110及第五沟槽111的侧壁形成栅介质层112，并于所述第四沟槽110及第五沟槽111内填充互连的多晶硅113，于所述第四沟槽110的多晶硅113表面形成绝缘层，所述第五沟槽111的多晶硅113作为栅极引出端。

作为示例，采用热氧化工艺于所述第四沟槽110及第五沟槽111的侧壁形成栅介质层112，然后采用化学气相沉积法于第四沟槽110及第五沟槽111内填充互连的多晶硅113，所述多晶硅113的掺杂浓度为10¹⁹～10²¹/cm³。然后采用热氧化工艺于于所述第四沟槽110的多晶硅113表面形成绝缘层，所述第五沟槽111的多晶硅113作为栅极引出端。

如图9所示，接着进行步骤8)，于所述外延层表层形成p型体区114，并于所述p型体区114中形成n型源区115。

作为示例，所述p型体区114的掺杂浓度为1e14～1e16/cm³，所述n型源区115的掺杂浓度为1e17～1e19/cm³。

如图10～图12所示，最后进行步骤9)，制作源极金属层116以及栅极金属层117，所述栅极金属与所述栅极引出端接触，所述源极金属层116与所述n型源区115及肖特基结的引出端接触。

作为示例，所述源极金属层116以及栅极金属层117分别包括al层、alcu层、alsicu层、tin/alsicu/tin/ti/ni/ag叠层、tin/alsicu叠层、tin/alcu/tin/ti/ni/ag叠层、tin/alcu叠层、tin/alsi叠层或tin/al叠层中的一种。

作为示例，所述源极金属层116以及栅极金属层117的布局如图11及图12所示，图11显示为所述栅极金属层117设置于器件的一个边角上，且与所述源极金属层116相隔离，图12显示为所述栅极金属层117设置于器件的一个侧边的中心，且与所述源极金属层116相隔离。通过设置不同的栅极金属层117与源极金属层116的排布，可以满足更多的器件的封装需求，以拓展功率器件的适用范围。

本发明将肖特基结集成到功率器件沟槽底部，肖特基金属通过沟槽引出，与功率器件的源极金属连接，整个功率器件的栅区也同样通过沟槽引出到栅电极上。

本发明在传统的沟槽型功率器件的基础上，采用了全沟槽结构，将栅多晶硅113下陷道沟槽中，上面通过氧化膜隔离，并通过另外的沟槽引出到栅电极上，因此无需单独的电极接触(contact)光刻工艺，避免了传统的沟槽型功率器件因为电极接触对准偏离而造成的阈值vt漂移等问题，并且有效减小功率器件的脚距(pitch)，可实现更高的器件密度。

如图11所示，本实施例还提供一种集成肖特基结的功率器件结构，所述功率器件结构包括：n型外延层101，所述n型外延层101中形成有相互贯通的第一沟槽102、第二沟槽103及第三沟槽104；氧化层105，形成于所述第一沟槽102、第二沟槽103及第三沟槽104表面，所述第一沟槽102底部的氧化层105被去除，且所述第一沟槽102底部的n型外延层101中形成有p型掺杂区106；金属硅化物108，形成于所述第一沟槽102底部，以形成肖特基结，所述第二沟槽103中填充有与所述肖特基结相连的肖特基金属层107，所述第二沟槽103中的肖特基金属层107作为肖特基结的引出端；绝缘材料109，填充于所述第一沟槽102及第三沟槽104内，所述第一沟槽102及第三沟槽104内的部分绝缘材料109被去除分别形成多个互连的第四沟槽110及第五沟槽111，所述金属硅化物108上保留有部分的绝缘材料109；栅介质层112，形成于所述第四沟槽110及第五沟槽111的侧壁；互连的多晶硅113，填充于所述第四沟槽110及第五沟槽111内，所述第四沟槽110的多晶硅113表面形成有绝缘层，所述第五沟槽111的多晶硅113作为栅极引出端；p型体区114，形成于所述外延层表层；n型源区115，形成于所述p型体区114中；源极金属层116以及栅极金属层117，所述栅极金属与所述栅极引出端接触，所述源极金属层116与所述n型源区115及肖特基结的引出端接触。

作为示例，所述氧化层105的厚度为50nm～1000nm。

作为示例，所述n型外延层101的掺杂浓度为1e15～1e16/cm³，所述p型掺杂区106的掺杂浓度为1e14～1e15/cm³，所述p型体区114的掺杂浓度为1e14～1e16/cm³，所述n型源区115的掺杂浓度为1e17～1e19/cm³。

作为示例，所述金属硅化物108的金属材料包括pt、ni、ti、cr、w、mo及co中的一种。

作为示例，所述金属硅化物108上保留的绝缘材料109的厚度范围为300～500nm。

作为示例，所述源极金属层116以及栅极金属层117分别包括al层、alcu层、alsicu层、tin/alsicu/tin/ti/ni/ag叠层、tin/alsicu叠层、tin/alcu/tin/ti/ni/ag叠层、tin/alcu叠层、tin/alsi叠层或tin/al叠层中的一种。

作为示例，所述源极金属层116以及栅极金属层117的布局如图11及图12所示，图11显示为所述栅极金属层117设置于器件的一个边角上，且与所述源极金属层116相隔离，图12显示为所述栅极金属层117设置于器件的一个侧边的中心，且与所述源极金属层116相隔离。通过设置不同的栅极金属层117与源极金属层116的排布，可以满足更多的器件的封装需求，以拓展功率器件的适用范围。

如上所述，本发明的集成肖特基结的功率器件结构及其制造方法，具有以下有益效果：

本发明将肖特基结集成到功率器件沟槽底部，肖特基金属通过沟槽引出，与功率器件的源极金属连接，整个功率器件的栅区也同样通过沟槽引出到栅电极上。

本发明在传统的沟槽型功率器件的基础上，采用了全沟槽结构，将栅多晶硅113下陷道沟槽中，上面通过氧化膜隔离，并通过另外的沟槽引出到栅电极上，因此无需单独的电极接触(contact)光刻工艺，避免了传统的沟槽型功率器件因为电极接触对准偏离而造成的阈值vt漂移等问题，并且有效减小功率器件的脚距(pitch)，可实现更高的器件密度。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。