电阻器件及其制造方法与流程

本发明涉及半导体技术领域，特别涉及一种电阻器件及其制造方法。

背景技术：

随着mosfet(metaloxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)器件的尺寸逐渐减小，短沟道效应(theshortchanneleffect，简称为sce)成为一个关键问题。finfet(finfieldeffecttransistor，鳍片式场效应晶体管)器件对沟道电荷显示出比较好的栅极控制能力，从而可以进一步缩小cmos(complementarymetaloxidesemiconductor，互补金属氧化物半导体)器件的尺寸。

在soc(systemonachip，片上系统)系统中，电阻器件是一种重要的器件元件。在现有的制造过程中，电阻器件可以设置在一些结构层上，例如设置在层间电介质层上，但是制造过程中可能涉及到对层间电介质层的平坦化等工艺，该平坦化可能使得电阻器件中的层间电介质层发生凹陷，导致电阻器件的均匀性变差。尤其是在同时制造电阻器件和其他finfet器件的过程中，在后栅工艺制备过程中会涉及层间电介质层和金属栅极的平坦化工艺，电阻区域会导致层间电介质层发生凹陷，导致器件的均匀性比较差和金属残留，影响器件性能和产品良率。

技术实现要素：

本发明需要解决的一个技术问题是：提供一种电阻器件，使得该电阻器件具有比较好的均匀性。

根据本发明的第一方面，提供了一种电阻器件，包括：衬底；在所述衬底上的一个或多个鳍片，其中在每个所述鳍片周围形成有沟槽隔离结构；在每个所述鳍片上的至少一个第一伪栅极结构；在所述沟槽隔离结构之上的层间电介质层，其中，所述层间电介质层覆盖所述鳍片和所述第一伪栅极结构；以及在所述层间电介质层之上的电阻材料层。

在一个实施例中，所述电阻材料层的材料包括：氮化钛和/或氮化钽。

在一个实施例中，所述沟槽隔离结构包括：在每个所述鳍片两端的且沿着与所述鳍片的延伸方向相垂直的方向延伸的第一沟槽隔离部和在每个所述鳍片两侧的且沿着与所述鳍片的延伸方向相平行的方向延伸的第二沟槽隔离部；其中，所述电阻材料层位于所述第一沟槽隔离部的上方，并且所述电阻材料层沿着与所述第一沟槽隔离部的延伸方向相平行的方向延伸。

在一个实施例中，所述电阻材料层位于相邻的所述鳍片之间的所述第一沟槽隔离部的上方。

在一个实施例中，所述层间电介质层包括：在所述沟槽隔离结构上的第一电介质层和在所述第一电介质层上的第二电介质层；其中，所述第一电介质层覆盖所述鳍片，并且所述第一电介质层的上表面与所述第一伪栅极结构的上表面齐平；所述第二电介质层覆盖所述第一伪栅极结构的上表面，所述电阻材料层位于所述第二电介质层上。

在一个实施例中，所述第一伪栅极结构包括：在所述鳍片表面上的第一伪栅极绝缘物层、在所述第一伪栅极绝缘物层上的第一伪栅极层和分别在所述第一伪栅极层两侧的侧面上的第一间隔物层；其中，所述第二电介质层覆盖所述第一伪栅极层的上表面。

在一个实施例中，在每个所述鳍片上形成有隔离开的两个第一伪栅极结构，其中，所述两个第一伪栅极结构分别在所述鳍片的两个端部上；所述电阻器件还包括：在所述鳍片上且在所述两个第一伪栅极结构之间的电极。

在一个实施例中，所述电阻器件还包括：在所述第一沟槽隔离部上的至少一个第二伪栅极结构；其中，所述第二伪栅极结构的上表面与所述第一电介质层的上表面齐平，所述第二电介质层覆盖所述第二伪栅极结构的上表面。

在一个实施例中，所述第二伪栅极结构包括：在所述第一沟槽隔离部上的第二伪栅极绝缘物层、在所述第二伪栅极绝缘物层上的第二伪栅极层、在所述第二伪栅极层上的硬掩模层和在所述第二伪栅极层两侧的侧面上的第二间隔物层；其中，所述第二电介质层覆盖所述硬掩模层的上表面。

在一个实施例中，所述第二伪栅极层的材料包括未掺杂的多晶硅。

在一个实施例中，所述电阻器件还包括：覆盖在所述电阻材料层之上的绝缘物覆盖层；以及穿过所述绝缘物覆盖层且分别与所述电阻材料层的两端连接的第一接触件和第二接触件。

在上述电阻器件中，在鳍片上形成有第一伪栅极结构，该鳍片和该第一伪栅极结构被层间电介质层覆盖，电阻材料层形成在该层间电介质层之上，该第一伪栅极结构有利于提高所形成的层间电介质层的均匀性，基本不会出现凹陷，从而使得上述电阻器件具有比较好的均匀性，这可以提高器件的均匀度。

根据本发明的第二方面，提供了一种电阻器件的制造方法，包括：提供半导体结构，所述半导体结构包括：衬底和在所述衬底上的一个或多个鳍片，其中在每个所述鳍片周围形成有沟槽隔离结构；在每个所述鳍片上形成至少一个第一伪栅极结构和在所述沟槽隔离结构之上形成层间电介质层；其中，所述层间电介质层覆盖所述鳍片和所述第一伪栅极结构；以及在所述层间电介质层之上形成电阻材料层。

在一个实施例中，所述电阻材料层的材料包括：氮化钛和/或氮化钽。

在一个实施例中，在提供所述半导体结构的步骤中，所述沟槽隔离结构包括：在每个所述鳍片两端的且沿着与所述鳍片的延伸方向相垂直的方向延伸的第一沟槽隔离部和在每个所述鳍片两侧的且沿着与所述鳍片的延伸方向相平行的方向延伸的第二沟槽隔离部；在形成所述电阻材料层的步骤中，所述电阻材料层形成在所述第一沟槽隔离部的上方，并且所述电阻材料层沿着与所述第一沟槽隔离部的延伸方向相平行的方向延伸。

在一个实施例中，所述电阻材料层形成在相邻的所述鳍片之间的所述第一沟槽隔离部的上方。

在一个实施例中，所述层间电介质层包括：在所述沟槽隔离结构上的第一电介质层和在所述第一电介质层上的第二电介质层；其中，所述第一电介质层覆盖所述鳍片，并且所述第一电介质层的上表面与所述第一伪栅极结构的上表面齐平；所述第二电介质层覆盖所述第一伪栅极结构的上表面，所述电阻材料层形成在所述第二电介质层上。

在一个实施例中，形成所述第一伪栅极结构和所述层间电介质层的步骤包括：在每个所述鳍片上形成至少一个初始栅极结构，所述初始栅极结构包括：在所述鳍片表面上的第一初始栅极绝缘物层、在所述第一初始栅极绝缘物层上的第一初始栅极层和分别在所述第一初始栅极层两侧的侧面上的第一间隔物层；在所述沟槽隔离结构上形成第一电介质层，所述第一电介质层覆盖所述初始栅极结构；对形成所述第一电介质层之后的半导体结构执行平坦化，以露出所述第一初始栅极层的上表面；去除所述第一初始栅极层和所述第一初始栅极绝缘物层的一部分以形成露出所述鳍片部分表面的凹口；在所述凹口中形成位于所述鳍片表面上的第一伪栅极绝缘物层和在所述第一伪栅极绝缘物层的第一伪栅极层；以及在所述第一电介质层上形成覆盖所述第一伪栅极层的上表面的第二电介质层。

在一个实施例中，在形成所述初始栅极结构的步骤中，在每个所述鳍片上形成有隔离开的两个初始栅极结构，其中，所述两个初始栅极结构分别在所述鳍片的两个端部上；在形成第一电介质层之前，所述方法还包括：在所述鳍片上且在所述两个初始栅极结构之间形成电极。

在一个实施例中，在形成所述初始栅极结构的步骤中，还在所述第一沟槽隔离部上形成至少一个第二伪栅极结构；在执行所述平坦化的步骤中，所述平坦化使得所述第二伪栅极结构的上表面与所述第一电介质层的上表面齐平；在形成所述第二电介质层的步骤中，所述第二电介质层覆盖所述第二伪栅极结构的上表面。

在一个实施例中，在形成所述第二伪栅极结构的步骤中，所述第二伪栅极结构包括：在所述第一沟槽隔离部上的第二伪栅极绝缘物层、在所述第二伪栅极绝缘物层上的第二伪栅极层、在所述第二伪栅极层上的硬掩模层和在所述第二伪栅极层两侧的侧面上的第二间隔物层；在形成所述第二电介质层的步骤中，所述第二电介质层覆盖所述硬掩模层的上表面。

在一个实施例中，所述第二伪栅极层的材料包括未掺杂的多晶硅。

在一个实施例中，所述方法还包括：形成覆盖在所述电阻材料层之上的绝缘物覆盖层；以及形成穿过所述绝缘物覆盖层且分别与所述电阻材料层的两端连接的第一接触件和第二接触件。

在上述实施例中，提供了一种电阻器件的制造方法。在该制造方法中，在提供半导体结构之后，在该半导体结构的每个鳍片上形成第一伪栅极结构，并且形成层间电介质层来覆盖该鳍片和该第一伪栅极结构，然后在层间电介质层之上形成电阻材料层，从而形成了电阻器件。由于在每个鳍片上形成了第一伪栅极结构，可以在形成层间电介质层的过程中，防止层间电介质层发生凹陷，因此可以提高电阻器件的均匀性。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：

图1示出根据本发明一个实施例的电阻器件的制造方法的流程图。

图2a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图2b是示意性地示出图2a中的结构沿着线a1-a1’截取的横截面图。

图2c是示意性地示出图2a中的结构沿着线b1-b1’截取的横截面图。

图3a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图3b是示意性地示出图3a中的结构沿着线a2-a2’截取的横截面图。

图3c是示意性地示出图3a中的结构沿着线b2-b2’截取的横截面图。

图4a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图4b是示意性地示出图4a中的结构沿着线a3-a3’截取的横截面图。

图4c是示意性地示出图4a中的结构沿着线b3-b3’截取的横截面图。

图5a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图5b是示意性地示出图5a中的结构沿着线a4-a4’截取的横截面图。

图5c是示意性地示出图5a中的结构沿着线b4-b4’截取的横截面图。

图6a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图6b是示意性地示出图6a中的结构沿着线a5-a5’截取的横截面图。

图7a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图7b是示意性地示出图7a中的结构沿着线a6-a6’截取的横截面图。

图7c是示意性地示出图7a中的结构沿着线b6-b6’截取的横截面图。

图8a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图8b是示意性地示出图8a中的结构沿着线a7-a7’截取的横截面图。

图8c是示意性地示出图8a中的结构沿着线b7-b7’截取的横截面图。

图9a是示意性地示出根据本发明一个实施例9的电阻器件的制造过程中一个阶段的结构的顶视图。

图9b是示意性地示出图9a中的结构沿着线a8-a8’截取的横截面图。

图10a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图10b是示意性地示出图10a中的结构沿着线a9-a9’截取的横截面图。

图11a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图11b是示意性地示出图11a中的结构沿着线a10-a10’截取的横截面图。

图11c是示意性地示出图11a中的结构沿着线b10-b10’截取的横截面图。

图12a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图12b是示意性地示出图12a中的结构沿着线a11-a11’截取的横截面图。

图12c是示意性地示出图12a中的结构沿着线b11-b11’截取的横截面图。

图13a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图13b是示意性地示出图13a中的结构沿着线a12-a12’截取的横截面图。

图13c是示意性地示出图13a中的结构沿着线b12-b12’截取的横截面图。

图14a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图14b是示意性地示出图14a中的结构沿着线a13-a13’截取的横截面图。

图14c是示意性地示出图14a中的结构沿着线b13-b13’截取的横截面图。

图15a是示意性地示出根据本发明一个实施例的电阻器件的制造过程中一个阶段的结构的顶视图。

图15b是示意性地示出图15a中的结构沿着线a14-a14’截取的横截面图。

图15c是示意性地示出图15a中的结构沿着线b14-b14’截取的横截面图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图1示出根据本发明一个实施例的电阻器件的制造方法的流程图。

在步骤s101，提供半导体结构，该半导体结构包括：衬底和在该衬底上的一个或多个鳍片，其中在每个鳍片周围形成有沟槽隔离结构。

在一个实施例中，在该步骤s101中，该沟槽隔离结构可以包括：在每个鳍片两端的且沿着与鳍片的延伸方向相垂直的方向延伸的第一沟槽隔离部和在每个鳍片两侧的且沿着与鳍片的延伸方向相平行的方向延伸的第二沟槽隔离部。在一个实施例中，衬底可以为半导体衬底，例如硅衬底。在一个实施例中，鳍片可以为半导体鳍片，例如硅鳍片。

在步骤s102，在每个鳍片上形成至少一个第一伪栅极结构和在沟槽隔离结构之上形成层间电介质层；其中，该层间电介质层覆盖鳍片和第一伪栅极结构。

在一个实施例中，该层间电介质层可以包括：在沟槽隔离结构上的第一电介质层和在该第一电介质层上的第二电介质层。该第一电介质层覆盖鳍片，并且该第一电介质层的上表面与第一伪栅极结构的上表面齐平。该第二电介质层覆盖第一伪栅极结构的上表面。

在步骤s103，在层间电介质层之上形成电阻材料层。例如，该电阻材料层形成在第二电介质层上。

在一个实施例中，在该步骤s103中，该电阻材料层形成在第一沟槽隔离部的上方，并且该电阻材料层沿着与第一沟槽隔离部的延伸方向相平行的方向延伸。优选地，该电阻材料层形成在相邻的鳍片之间的第一沟槽隔离部的上方。

在上述实施例中，提供了一种电阻器件的制造方法。在该制造方法中，在提供半导体结构之后，在该半导体结构的每个鳍片上形成第一伪栅极结构，并且形成层间电介质层来覆盖该鳍片和该第一伪栅极结构，然后在层间电介质层之上形成电阻材料层，从而形成了电阻器件。由于在每个鳍片上形成了第一伪栅极结构，可以在形成层间电介质层的过程中，例如在对层间电介质层平坦化的过程中，防止层间电介质层发生凹陷，因此可以提高电阻器件的均匀性。

上述制造方法可以提到电阻器件的均匀性，尤其可以提高电阻器件与其他finfet器件的均匀性。这是由于在制造该电阻器件的过程中，可能还需要同时制造其他的finfet器件，因此与现有所制造的finfet器件相类似的，本发明实施例在制造电阻器件的过程中也制造了鳍片、在鳍片上的伪栅极结构以及层间电介质层等，使得所制造的电阻器件的厚度与其他finfet器件的厚度尽量均匀或一致，这可以提高器件的均匀度。

优选地，该电阻材料层的材料可以包括：氮化钛(tin)和/或氮化钽(tan)。例如，氮化钛或氮化钽的电阻率可以为400ohm/sq(欧姆/平方)至1000ohm/sq。在该实施例中，可以采用氮化钛作为电阻材料层，或者采用氮化钽作为电阻材料层，或者采用氮化钛和氮化钽一起作为电阻材料层，这样可以使得电阻器件的温度特性和电压特性比较好。

图2a至图15c是示意性地示出根据本发明一些实施例的电阻器件的制造过程中若干阶段的结构的顶视图或横截面图。下面结合图2a至图15c详细描述根据本发明一些实施例的电阻器件的制造过程。

首先，下面结合图2a至图4c描述形成半导体结构的过程。

例如，如图2a、图2b和图2c所示，提供初始结构，该初始结构可以包括：衬底(例如硅衬底)201和在该衬底201上的一个或多个鳍片23，其中在每个鳍片周围形成有沟槽。该沟槽可以包括：在每个鳍片23两端的且沿着与鳍片23的延伸方向相垂直的方向延伸的第一沟槽211和在每个鳍片23两侧的且沿着与鳍片23的延伸方向相平行的方向延伸的第二沟槽221。

接下来，如图3a、图3b和图3c所示，沉积沟槽绝缘物层(例如二氧化硅)210以填充第一沟槽211和第二沟槽221。

接下来，如图4a、图4b和图4c所示，例如通过刻蚀工艺对沟槽绝缘物层210进行凹进(recess)处理，从而露出鳍片23的一部分。剩余的沟槽绝缘物层210部分地填充沟槽。这里将填充第一沟槽211的沟槽绝缘物层的部分称为第一沟槽绝缘物层212，将填充第二沟槽221的沟槽绝缘物层的部分称为第二沟槽绝缘物层222。

在该步骤中，形成了在每个鳍片周围的沟槽隔离结构20。如图4a所示，该沟槽隔离结构20可以包括：在每个鳍片23两端的且沿着与鳍片23的延伸方向相垂直的方向延伸的第一沟槽隔离部21和在每个鳍片23两侧的且沿着与鳍片23的延伸方向相平行的方向延伸的第二沟槽隔离部22。其中，第一沟槽隔离部21可以包括第一沟槽211和部分地填充该第一沟槽211的第一沟槽绝缘物层212；第二沟槽隔离部22可以包括第二沟槽221和部分地填充该第二沟槽221的第二沟槽绝缘物层222。

至此，形成了图4a至图4c所示的半导体结构，该半导体结构可以包括：衬底201和在该衬底201上的一个或多个鳍片23，其中在每个鳍片23周围形成有沟槽隔离结构20。

接下来，在形成了图4a至图4c所示的半导体结构之后，该制造方法还可以包括：在每个鳍片上形成至少一个第一伪栅极结构和在沟槽隔离结构之上形成层间电介质层。下面结合图5a至图11c详细描述形成第一伪栅极结构和层间电介质层的过程。

例如，如图5a和图5b所示，在每个鳍片23上形成至少一个初始栅极结构33。例如，在每个鳍片23上形成有隔离开的两个初始栅极结构33，其中，该两个初始栅极结构33分别在该鳍片的两个端部上。该初始栅极结构33可以横跨在鳍片两侧的第二沟槽隔离部22上。该初始栅极结构33可以包括：在鳍片表面上的第一初始栅极绝缘物层(例如二氧化硅)331、在该第一初始栅极绝缘物层331上的第一初始栅极层(例如多晶硅)332和分别在第一初始栅极层332两侧的侧面上的第一间隔物层313。可选地，该第一间隔物层313还可以形成在第一初始栅极层332的上表面上。

优选地，在形成初始栅极结构的步骤中，如图5a和图5c所示，还在第一沟槽隔离部21上形成至少一个(例如图中所示的三个)第二伪栅极结构32。该第二伪栅极结构32可以包括：在第一沟槽隔离部21上的第二伪栅极绝缘物层(例如二氧化硅)321、在该第二伪栅极绝缘物层321上的第二伪栅极层322、在该第二伪栅极层322上的硬掩模层(例如氮化硅)323和在该第二伪栅极层322两侧的侧面上的第二间隔物层(二氧化硅和/或氮化硅)324。通过形成第二伪栅极结构，可以在后续层间电介质层的平坦化步骤中，防止电阻材料层(后面将描述)下面的层间电介质层发生凹陷，因此可以提高器件的均匀性。

在一个实施例中，该第二伪栅极层322的材料可以包括多晶硅。优选地，该第二伪栅极层的材料可以包括未掺杂的多晶硅。由于多晶硅没有掺杂，导电率很低，因此在第二伪栅极层与后续形成的电阻材料层之间基本将不会形成寄生电容，从而有利于使得这二者之间的串扰比较小，有利于提高电阻器件的均匀度。

接下来，可选地，如图6a和图6b所示，例如通过刻蚀和外延工艺在鳍片23上且在两个初始栅极结构33之间形成电极34。该电极34可以作为源极或漏极。在一些实施例中，在形成其他finfet器件的过程中，需要外延形成用于finfet器件的源极和漏极，因此在形成其他源极和漏极的同时，外延形成本发明实施例的电阻器件的鳍片上的电极，这也有利于与其他finfet器件的制造工艺的兼容或同步，从而有利于提高器件的均匀性。

接下来，如图7a、图7b和图7c所示，例如通过沉积工艺在沟槽隔离结构20上形成第一电介质层(例如二氧化硅)411。该第一电介质层411覆盖初始栅极结构33。另外，该第一电介质层还可以覆盖第二伪栅极结构32和电极34。

接下来，如图8a、图8b和图8c所示，对形成第一电介质层411之后的半导体结构执行平坦化(例如cmp(chemicalmechanicalplanarization，化学机械平坦化))，以露出第一初始栅极层332的上表面。在该执行所述平坦化的步骤中，该平坦化还可以使得第二伪栅极结构32的上表面与第一电介质层411的上表面齐平，即露出第一伪栅极结构32的上表面。例如，可以以第二伪栅极结构32的硬掩模层323作为平坦化停止层以对第一电介质层411进行平坦化，从而露出硬掩模层323的上表面，同时也露出了第一初始栅极层332的上表面。

接下来，如图9a和图9b所示，去除第一初始栅极层332和第一初始栅极绝缘物层331的一部分以形成露出鳍片23部分表面的凹口45。

接下来，如图10a和图10b所示，在凹口45中形成位于鳍片23表面上的第一伪栅极绝缘物层311和在该第一伪栅极绝缘物层311上的第一伪栅极层312。该第一伪栅极绝缘物层311的材料可以包括：二氧化硅或高介电常数材料层(例如二氧化铪(hfo2)等)。该第一伪栅极层312可以包括诸如钨的金属。通过该步骤，从而形成了第一伪栅极结构31。该第一伪栅极结构31可以包括：在鳍片23表面上的第一伪栅极绝缘物层311、在该第一伪栅极绝缘物层311上的第一伪栅极层312和分别在该第一伪栅极层312两侧的侧面上的第一间隔物层313。

可选地，在形成第一伪栅极绝缘物层311之前，还可以先在鳍片表面上形成界面层(interfacelayer，简称为il)。例如该界面层的材料可以为二氧化硅。可选地，在形成第一伪栅极绝缘层311之后以及在形成第一伪栅极层312之前，还可以在第一伪栅极绝缘物层上形成功函数调节层，然后在功函数调节层上形成第一伪栅极层。因此，上述第一伪栅极结构还可以包括：在鳍片表面与第一伪栅极绝缘物层之间的界面层，以及在第一伪栅极绝缘物层与第一伪栅极层之间的功函数调节层。

接下来，如图11a、图11b和图11c所示，例如通过沉积工艺在第一电介质层411上形成覆盖第一伪栅极层312的上表面的第二电介质层(例如二氧化硅或氮化硅)412。从而形成了层间电介质层41，该层间电介质层41可以包括：在沟槽隔离结构上的第一电介质层411和在该第一电介质层411上的第二电介质层412。该第一电介质层411覆盖鳍片，并且该第一电介质层411的上表面与第一伪栅极结构31的上表面齐平。该第二电介质层412覆盖第一伪栅极结构31的上表面。在该形成第二电介质层的步骤中，如图11c所示，该第二电介质层412还可以覆盖第二伪栅极结构32的上表面，例如该第二电介质层32可以覆盖硬掩模层323的上表面。

至此，形成了第一伪栅极结构31、第二伪栅极结构32、电极34和层间电介质层41。

接下来，如图12a、图12b和图12c所示，在层间电介质层41之上形成电阻材料层60。例如，该电阻材料层60形成在第二电介质层412上。优选地，如图12a至图12c所示，该电阻材料层60形成在第一沟槽隔离部21的上方，并且该电阻材料层60沿着与第一沟槽隔离部21的延伸方向相平行的方向延伸。优选地，如图12b所示，该电阻材料层60形成在相邻的鳍片23之间的第一沟槽隔离部21的上方。该电阻材料层60的材料可以包括：氮化钛和/或氮化钽。

在一个实施例中，形成该电阻材料层的步骤可以包括：在层间电介质层上沉积电阻材料层，然后通过光刻和刻蚀工艺对该电阻材料层进行图案化，从而形成所需要形状的电阻材料层，如图12a所示。

接下来，如图13a、图13b和图13c所示，利用沉积工艺形成覆盖在电阻材料层60之上的绝缘物覆盖层62。例如该绝缘物覆盖层62的材料可以包括氮化硅。

接下来，形成穿过绝缘物覆盖层62且分别与电阻材料层60的两端连接的第一接触件71和第二接触件72。下面结合图14a至图14c、以及图15a至图15c详细描述该过程。

例如，如图14a、图14b和图14c所示，在绝缘物覆盖层62上沉积金属间电介质层(例如二氧化硅)64。

接下来，如图15a、图15b和图15c所示，例如通过刻蚀和沉积工艺形成穿过金属间电介质层64和绝缘物覆盖层62且分别与电阻材料层60的两端连接的第一接触件71和第二接触件72。该第一接触件71和第二接触件72的材料可以均包括诸如钨的金属。例如，可以通过刻蚀工艺形成穿过金属间电介质层64和绝缘物覆盖层62的第一通孔和第二通孔，该第一通孔和第二通孔露出电阻材料层的上表面的部分。然后利用沉积工艺形成接触件材料层以填充该第一通孔和该第二通孔。然后对该接触件材料层进行平坦化(例如cmp)，从而去除在第一通孔和第二通孔之外的接触件材料层的部分。剩余的在第一通孔中的接触件材料层的部分作为第一接触件71，剩余的在第二通孔中的接触件材料层的部分作为第二接触件72。

至此，提供了根据本发明一些实施例的电阻器件的制造方法。在上述制造方法中，在每个鳍片上形成了第一伪栅极结构，可以在平坦化层间电介质层(例如第一电介质层)的步骤中，尽量防止层间电介质层发生凹陷，而且也有利于提高对伪栅极结构进行平坦化时的均匀性，因此可以提高电阻器件的均匀性。

本发明的制造方法还可以尽量减少现有技术中由于层间电介质层的凹陷导致的金属残留，改善电阻器件由于金属残留而可能发生的与其他邻近器件的短路问题。

进一步地，在上述制造方法中，还可以在第一沟槽隔离部上形成第二伪栅极结构，这样可以在平坦化层间电介质层(例如第一电介质层)的步骤中，防止电阻材料层下面的层间电介质层发生凹陷，而且也有利于提高对伪栅极结构进行平坦化时的均匀性，因此可以提高提高器件的均匀度。

由本发明实施例的制造方法，还形成了一种电阻器件。例如，如图15b和图5c所示，该电阻器件可以包括：衬底201和在该衬底201上的一个或多个鳍片23，其中在每个鳍片23周围形成有沟槽隔离结构(即沟槽隔离结构20)。该沟槽隔离结构可以包括：在每个鳍片23两端的且沿着与该鳍片23的延伸方向相垂直的方向延伸的第一沟槽隔离部21和在每个鳍片23两侧的且沿着与该鳍片的延伸方向相平行的方向延伸的第二沟槽隔离部22。

如图15b所示，该电阻器件还可以包括：在每个鳍片23上的至少一个第一伪栅极结构31。例如，在每个鳍片23上形成有隔离开的两个第一伪栅极结构31，其中，该两个第一伪栅极结构31分别在该鳍片23的两个端部上。该第一伪栅极结构31可以横跨在鳍片两侧的第二沟槽隔离部22上。在一个实施例中，该第一伪栅极结构31可以包括：在鳍片23表面上的第一伪栅极绝缘物层311、在该第一伪栅极绝缘物层311上的第一伪栅极层312和分别在该第一伪栅极层312两侧的侧面上的第一间隔物层313。

如图15b和图5c所示，该电阻器件还可以包括：在沟槽隔离结构之上的层间电介质层41，其中，该层间电介质层41覆盖鳍片23和第一伪栅极结构31。该层间电介质层41可以包括：在沟槽隔离结构上的第一电介质层411和在该第一电介质层411上的第二电介质层412。该第一电介质层411覆盖鳍片23，并且该第一电介质层411的上表面与该第一伪栅极结构31的上表面齐平。该第二电介质层412覆盖第一伪栅极结构31的上表面。例如，该第二电介质层412覆盖第一伪栅极层312的上表面。

如图15b和图5c所示，该电阻器件还可以包括：在层间电介质层41之上的电阻材料层60。例如，该电阻材料层60位于第二电介质层412上。在一个实施例中，该电阻材料层60可以位于第一沟槽隔离部21的上方，并且该电阻材料层60沿着与该第一沟槽隔离部21的延伸方向相平行的方向延伸。例如，该电阻材料层60位于相邻的鳍片之间的第一沟槽隔离部21的上方。

在上述实施例中，提供了一种电阻器件。在该电阻器件中，在鳍片上形成有第一伪栅极结构，该鳍片和该第一伪栅极结构被层间电介质层覆盖，电阻材料层形成在该层间电介质层之上，该第一伪栅极结构有利于提高对层间电介质层平坦化的均匀性，而且也有利于提高对伪栅极结构进行平坦化时的均匀性，从而使得上述电阻器件具有比较好的均匀性。尤其在同时制造其他finfet器件的过程中，有利于与其他finfet器件的层间电介质层同时进行平坦化时能够尽量保持均匀性，这可以提高器件的均匀度。

优选地，该电阻材料层60的材料可以包括：氮化钛和/或氮化钽。在该实施例中，可以采用氮化钛作为电阻材料层，或者采用氮化钽作为电阻材料层，或者采用氮化钛和氮化钽一起作为电阻材料层，这样可以使得电阻器件的温度特性和电压特性比较好。

在一个实施例中，如图15b所示，该电阻器件还可以包括：在鳍片23上且在两个第一伪栅极结构31之间的电极34。该电极也有利于提高器件的均匀性。

在一个实施例中，如图15c所示，该电阻器件还可以包括：在第一沟槽隔离部21上的至少一个第二伪栅极结构32。该第二伪栅极结构32的上表面与第一电介质层411的上表面齐平，该第二电介质层412覆盖第二伪栅极结构32的上表面。该第二伪栅极结构可以防止在制造过程中电阻材料层下面的层间电介质层可能发生的凹陷问题，因此可以提高电阻器件的均匀性。

在一个实施例中，如图15c所示，该第二伪栅极结构32可以包括：在第一沟槽隔离部21上的第二伪栅极绝缘物层321、在该第二伪栅极绝缘物层321上的第二伪栅极层322、在该第二伪栅极层322上的硬掩模层323和在该第二伪栅极层322两侧的侧面上的第二间隔物层324。其中，第二电介质层412覆盖硬掩模层323的上表面。

优选地，该第二伪栅极层的材料可以包括未掺杂的多晶硅。由于多晶硅没有掺杂，导电率很低，因此在第二伪栅极层与电阻材料层之间基本不会形成寄生电容，从而有利于使得这二者之间的串扰比较小，有利于提高电阻器件的均匀度。

在一个实施例中，如图15b和图15c所示，该电阻器件还可以包括：覆盖在电阻材料层60之上的绝缘物覆盖层62。

在一个实施例中，如图15a至图15c所示，该电阻器件还可以包括：穿过绝缘物覆盖层62且分别与电阻材料层60的两端连接的第一接触件71和第二接触件72。

在一个实施例中，如图15a至图15c所示，该电阻器件还可以包括：在绝缘物覆盖层62上的金属间电介质层64。其中，第一接触件71和第二接触件72穿过该金属间电介质层64和绝缘物覆盖层62从而与电阻材料层60连接。

至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。