存储单元及存储器的制作方法

本发明实施例涉及非易失性存储器技术领域，尤其涉及一种存储单元及存储器。

背景技术：

flash非易失性存储器技术主要利用浮栅存储电荷技术来改变mos管的阈值特性来实现数据的存储。

目前nor型flash结构还是基于2dmos结构，由字线和位线组成阵列，源端连接在一起，形成源端轨道，漏端通过接触孔接位线。且由于nor型flash写入机制是基于热电子注入，热电子注入的过程需要一定沟道长度来进行电子加速，所以沟道长度会因为存储器对于热电子注入的速度要求受到限制。为了提高存储器的集成度，当沟道尺寸减小到一定尺寸时，浮栅存储器面临诸多问题，例如电荷保持机制不确定，导致对浮栅存储器的读、写和擦除操作结果与实际浮栅存储器的状态不符合等等。

技术实现要素：

有鉴于此，本发明实施例提供了一种存储单元及存储器，减小了每一个存储单元的等效尺寸，提高了存储器的集成度。

第一方面，本发明实施例提供了一种存储单元，包括：

圆柱状半导体衬底，所述衬底包括圆柱状栅极区域、圆柱状源极区域和圆柱状漏极区域，所述圆柱状源极区域和所述圆柱状漏极区域分别位于所述圆柱状栅极区域的两侧；

环形栅极结构，所述环形栅极结构包裹所述栅极区域；

环形源极结构，所述环形源极结构包裹所述圆柱状源极区域；

环形漏极结构，所述环形漏极结构包裹所述圆柱状漏极区域。

可选地，所述环形栅极结构由内至外依次为隧穿氧化层、氮化层、阻挡氧化层和多晶硅层。

可选地，所述衬底为第一导电类型，所述环形源极结构和所述环形漏极结构为第二导电类型。

可选地，所述第一导电类型为p型或者n型；所述第二导电类型为n型或者p型。

第二方面，本发明实施例提供了一种存储器，包括：

至少一层存储单元阵列，每层所述存储单元阵列包括多行多列的存储单元，所述存储单元为上述技术方案中任意一项所述的存储单元。

可选地，每一层所述存储单元阵列中的同一行的所述存储单元共用一条字线，所述字线与所述环形栅极结构电连接；

每一层所述存储单元阵列中的同一列的所述存储单元共用一条位线，所述位线与所述环形漏极结构电连接；

每一层所述存储单元阵列中的同一列的所述存储单元共用一条源极线，所述源极线与所述环形源极结构电连接；

相邻两层所述存储单元阵列之间共用所述源极线和所述位线。

本发明实施例提供了一种存储单元及存储器，通过将圆柱状栅极区域、圆柱状源极区域和圆柱状漏极区域分布在圆柱状半导体衬底上，圆柱状源极区域和圆柱状漏极区域之间的圆柱状栅极区域所占据的圆柱状半导体衬底表面为沟道区域，在减小与源极和漏极之间的电场方向垂直方向的存储单元尺寸的情况下，沟道区域的长度可以通过在与源极区域和漏极区域之间的电场方向平行方向延伸，来保证沟道区域的长度满足存储单元的需求。示例性地，在减小与源极区域和漏极区域之间的电场方向平行方向的存储单元尺寸时，还可以通过增大圆柱状衬底的半径来保证沟道区域满足存储单元的需求，减小了存储单元的等效尺寸，提高了存储器的集成度。

附图说明

图1a为本发明是实施例一提供的一种存储单元的俯视图；

图1b为本发明是实施例一提供的一种存储单元的a-a处的剖面图；

图2a为本发明是实施例一提供的又一种存储单元的俯视图；

图2b为本发明是实施例一提供的又一种存储单元a-a处的剖面图；

图2c为本发明是实施例一提供的又一种存储单元a-a处的剖面图；

图3a为本发明实施例二提供的一种存储器的俯视图；

图3b为本发明实施例二提供的一种存储器的结构示意图；

图3c为本发明实施例二提供的一种存储器的正视图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图1a为本发明是实施例一提供的一种存储单元的俯视图；图1b为本发明是实施例一提供的一种存储单元的a-a处的剖面图；图2a为本发明是实施例一提供的又一种存储单元的俯视图；图2b为本发明是实施例一提供的又一种存储单元a-a处的剖面图；图2c为本发明是实施例一提供的又一种存储单元a-a处的剖面图。

参见图1a和图1b，本发明实施例提供了一种存储单元，包括：圆柱状半导体衬底1，衬底1包括圆柱状栅极区域2、圆柱状源极区域3和圆柱状漏极区域4，圆柱状源极区域3和圆柱状漏极区域4分别位于圆柱状栅极区域2的两侧；环形栅极结构5，环形栅极结构5包裹栅极区域2；环形源极结构6，环形源极结构6包裹圆柱状源极区域3；环形漏极结构7，环形漏极结构7包裹圆柱状漏极区域4。需要说明的是，本实施例中对环形栅极结构5、环形源极结构6和环形漏极结构7的半径大小关系不做限定。图1b示例性地示出的三者的半径相同。

可选地，衬底1为第一导电类型，环形源极结构6和环形漏极结构7为第二导电类型。第一导电类型为p型或者n型；第二导电类型为n型或者p型。衬底1的材料可以是硅、氮化镓或者砷化镓等半导体材料。示例性地，示例性地，衬底1为p型硅衬底，那么，对应的，环形源极结构6和环形漏极结构7的导电类型为n型。如果，示例性地，衬底1为n型硅衬底，那么，对应的，环形源极结构6和环形漏极结构7的导电类型为p型。p型环形源极结构6和p型环形漏极结构7，示例性地可以通过离子注入工艺形成掺杂有硼离子的p型环形源极结构6和p型环形漏极结构7。

其中，需要说明的是，圆柱状栅极区域2、圆柱状源极区域3和圆柱状漏极区域4的长度，相关从业人员可以根据实际情况自行确定。圆柱状源极区域3和圆柱状漏极区域4分别位于圆柱状栅极区域2的两侧，圆柱状源极区域3和圆柱状漏极区域之间的圆柱状栅极区域2所占据的圆柱状半导体衬底的长度越小，在满足存储单元沟道长度需求的条件下，圆柱状栅极区域2以及包裹栅极区域的环形栅极结构5的长度越小，可以将存储单元的尺寸做的更小，将多个存储单元做成存储器件的时候，提高了整个器件的集成度。

在本实施例中，存储单元的环形栅极结构5与字线相连，环形漏极结构7与位线相连，环形源极结构6与源极线相连，沟道区域分布在衬底1包括的圆柱状栅极区域2的表面。现有技术中的堆叠结构的浮栅存储单元，沟道分布在衬底的表面，与源极和漏极之间的电场方向平行，想要减小存储单元与源极和漏极之间的电场方向平行方向的尺寸，相应的，沟道也会随之减小，短沟道效应不可避免。本实施例中的沟道区域同样分布在衬底1的表面，但是由于衬底1是圆柱形状，衬底1包括圆柱状栅极区域2、圆柱状源极区域3和圆柱状漏极区域4，圆柱状源极区域3和圆柱状漏极区域4分别位于圆柱状栅极区域2的两侧，沟道区域包裹在衬底1的表面。在减小与源极和漏极之间的电场方向垂直方向的存储单元尺寸的情况下，沟道区域的长度可以通过在与源极和漏极之间的电场方向平行方向延伸，来保证沟道区域的长度满足存储单元的需求。示例性地，在减小存储单元与源极和漏极之间的电场方向平行方向的尺寸时，还可以通过增大圆柱状衬底1的半径来保证沟道区域满足存储单元的需求。

本发明实施例提供了一种存储单元，通过将圆柱状栅极区域、圆柱状源极区域和圆柱状漏极区域分布在圆柱状半导体衬底，形成了垂直的沟道结构，简化了器件结构，减小了每一个存储单元的等效尺寸，提高了存储器的集成度。

可选地，在上述技术方案的基础上，参见图2a、图2b和图2c，圆柱状半导体衬底1包括的圆柱状栅极区域2，环形栅极结构5包裹栅极区域2，环形栅极结构5由内至外依次为隧穿氧化层51、氮化层52、阻挡氧化层53和多晶硅层54。氮化层52示例性地可以为氮化硅。

需要说明的是，本实施例对于环形栅极结构5中的多晶硅层54是否完全覆盖隧穿氧化层51、氮化层52和阻挡氧化层53不做限定。图2b示出的多晶硅层54没有完全覆盖隧穿氧化层51、氮化层52和阻挡氧化层53。图2c示出的多晶硅层54完全覆盖隧穿氧化层51、氮化层52和阻挡氧化层53。

现有的浮栅存储单元一般使用多晶硅作为信息存储介质，它的信息存储原理是通过热电子注入或者隧穿效应使电子作为信息的载体存储在浮栅的多晶硅中。当电子注入并存储于浮栅中代表信息“0”，当电子从浮栅中被擦除时代表信息“1”。浮栅晶体管的闪存技术存在着固有缺陷，当尺寸小到一定尺寸时，会因为过薄的介质层引起漏电，并且出现芯片失效的问题还可能会出现较为严重的短沟道效应导致阈值电压的漂移，进而造成浮栅存储单元的读取错误。在本发明实施例中的存储单元在工作时，不存在束缚电荷的氮化硅层为逻辑状态1；而当存储单元在导通状态，并在作为控制栅极的多晶硅层54施加一定数值的电压，衬底上的电荷突破作为绝缘势垒的隧穿氧化层51，进入氮化层52并被存储，即为逻辑电路状态0，实现对数据的存储。氮化层52示例性地为氮化硅，相对于多晶硅，具有更好的平滑性与均匀性，能有效降低制备工艺难度，降低器件生产成本。同时，氮化硅对电荷的存储较多晶硅更为牢固，使本发明实施例的存储单元需要的绝缘层的厚度比传统浮栅存储单元更薄，使其拥有比传统浮栅单元更小的栅极面积。更薄的绝缘层厚度允许更短的栅长，进而能够克服器件尺寸缩小所遇到的短沟道效应，抑制阈值电压漂移的问题，减少闪存的读出错误，更好地存储电荷并提高闪存的耐久度。

本实施例中的存储单元中采用电荷捕获闪存(chargetrapfalsh，ctf)，使用薄层氮化硅薄膜来存储电子，而非传统的浮栅存储单元中厚度远远大于薄层氮化硅薄膜的多晶硅浮栅来存储电子，本实施例中的存储单元从两层氧化层的绝缘氮化硅层就可以捕获电荷。在ctf构架中，数据被临时存放在闪存非传导层的一个又氮化硅组成的“单元格”中，实现了更高的稳定性和存储流更好的控制。简单地说：既然浮栅由于绝缘层导致相邻单元格容易互相干扰，那么就采用隔离措施，即用绝缘的氮化硅充当电子的隔离层，将电子“关禁闭”而防止互相干扰，等需要读取时，再“解禁”。这种隔离方法最大的优点是可以更大程度地就减少各个存储单元之间的电荷干扰，从而大大提升芯片的写入速度、增加芯片的编程和擦除速度。与传统的浮栅存储单元相比，ctf技术另一个优点就是结构更为简单。在容积有限的空间里，圆柱体所占的空间要少于传统的浮栅存储单元中的长方立柱。

实施例二

图3a为本发明实施例二提供的一种存储器的俯视图；图3b为本发明实施例二提供的一种存储器的结构示意图；图3c为本发明实施例二提供的一种存储器的正视图。

基于同一构思发明，本发明实施例提供了一种存储器，参见图3a、图3b和图3c，该存储器包括：至少一层存储单元阵列，每层存储单元阵列包括多行多列的存储单元，存储单元为上述实施例中任一的存储单元。示例性地，参见图3b和图3c本实施例示出了2层存储单元阵列，参见图3a，每层存储单元阵列包括3×3个存储单元。

可选地，每一层存储单元阵列中的同一行的存储单元共用一条字线8，字线8与环形栅极结构5电连接。需要说明的是，图3b中，字线8穿过环形栅极结构5与之电连接，具体的物理连接方式不做限定，只要实现字线8与环形栅极结构5电连接即可。每一层存储单元阵列中的同一列的存储单元共用一条位线9，位线9与环形漏极结构7电连接；每一层存储单元阵列中的同一列的存储单元共用一条源极线10，源极线10与环形源极结构6电连接；相邻两层存储单元阵列之间共用源极线10和位线9，示例性地，图3b示出的存储器包括两层存储单元阵列，这两层存储单元阵列之间公共的是源极线10。当存储器包括大于两层的存储单元阵列时，处在中间层的相邻两层存储单元阵列之间共用源极线10和位线9。

本发明实施例提供了一种存储器，该存储器包括：多层存储单元阵列，每层存储单元阵列包括多行多列的存储单元，每个存储单元都是上述实施例提供的存储单元，有益效果不再赘述，采用上述存储单元组成的存储器，与现有存储器相比，提高了集成度。注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。