层叠芯片磁珠及其制造方法与流程

本发明涉及一种层叠芯片磁珠(chipbead)及其制造方法。

背景技术：

近来，随着手机等数码设备的高速化，针对所搭载的部件的高频化的必要性逐渐抬头，对作为针对噪声的对策用部件的层叠芯片磁珠而言，其对高频化的要求也在逐渐提高。

近来，这样的要求提高到ghz频段，在数ghz的高频段中，要求较高的阻抗。

为了使层叠芯片磁珠具有良好的高频特性，制作成使在外部电极与线圈电极之间产生的杂散电容(straycapacitance)较小很重要。

为了抑制层叠芯片磁珠的杂散电容，通常将线圈配置成垂直于贴装面，但在将线圈配置成垂直于贴装面时，为确保磁珠的性能，存在层叠数增多、要求切割的高精度、发生产品的强度下降等缺点。

[现有技术文献]

[专利文献]

(专利文献1)韩国公开专利公报第2014-0025063号

(专利文献2)韩国公开专利公报第2007-0060088号

技术实现要素：

本发明的目的中的一个为提供一种可以减少外部电极与线圈电极之间的杂散电容的层叠芯片磁珠。

作为用于解决上述的课题的方法，通过本发明的一例而提供一种新型结构的层叠芯片磁珠，具体而言，提供如下的层叠芯片磁珠，其包括：主体，沿第一方向层叠有多个磁性层；外部电极，配置于所述主体的垂直于所述第一方向的第二方向的两端面；螺旋状的线圈电极，配置于所述磁性层；以及低介电部，配置于所述线圈电极与所述外部电极之间中的至少一部分，且介电常数低于所述磁性层。

作为用于解决上述的课题的方法，通过本发明的另一例而提供能够有效地制造新型结构的层叠芯片磁珠的制造方法，具体地包括以下步骤：制备由磁性体形成的多个片；在所述片形成线圈电极；将形成有所述线圈电极的所述片沿第一方向层叠并挤压而形成主体；以及在所述主体的与所述第一方向垂直的第二方向的两端面形成外部电极，在所述线圈电极与所述外部电极之间中的至少一部分形成有介电常数低于所述磁性层的低介电部。

根据本发明的一实施例的层叠芯片磁珠在线圈电极与外部电极之间的至少一部分包括低介电部，因此可以通过减少层叠芯片磁珠的杂散电容而增加层叠芯片磁珠的高频下电容，从而提高去噪能力。

另外，根据本发明的一实施例的层叠芯片磁珠在线圈电极与外部电极之间的至少一部分包括低介电部，因此可以通过减少层叠芯片磁珠的杂散电容而提高直流重叠特性，从而可以提高施加负荷的状态下的去噪能力。

附图说明

图1示意性地示出根据本发明的一实施例的层叠芯片磁珠的立体图。

图2示意性地示出根据本发明的第一实施例的层叠芯片磁珠的剖面图，图3示意性地示出根据本发明的第一实施例的层叠芯片磁珠的平面图。

图4示意性地示出根据比较例的层叠芯片磁珠的剖面图，图5示意性地示出根据比较例的层叠芯片磁珠的平面图。

图6表示基于根据比较例的层叠芯片磁珠以及根据本发明的一实施例的层叠芯片磁珠的频率测量的阻抗变化。

图7表示基于根据比较例的层叠芯片磁珠以及根据本发明的一实施例的层叠芯片磁珠的电流测量的阻抗变化率。

图8示意性地示出根据本发明的第二实施例的层叠芯片磁珠的剖面图，图9示意性地示出根据本发明的第二实施例的层叠芯片磁珠的平面图。

图10示意性地示出根据本发明的第三实施例的层叠芯片磁珠的剖面图，图11示意性地示出根据本发明的第三实施例的层叠芯片磁珠的平面图。

图12示意性地示出根据本发明的第四实施例的层叠芯片磁珠的剖面图，图13示意性地示出根据本发明的第四实施例的层叠芯片磁珠的平面图。

图14示意性地示出根据本发明的第五实施例的层叠芯片磁珠的剖面图，图15示意性地示出根据本发明的第五实施例的层叠芯片磁珠的平面图。

图16示意性地示出根据本发明的第六实施例的层叠芯片磁珠的剖面图，图17示意性地示出根据本发明的第六实施例的层叠芯片磁珠的平面图。

图18示意性地示出根据本发明的另一实施例的层叠芯片磁珠的制造方法的流程图。

图19至图22示意性地示出根据本发明的另一实施例的层叠芯片磁珠的制造方法的各步骤。

符号说明

100：层叠芯片磁珠110：主体

111：磁性层120：滤波部

121：线圈电极122、123：引线电极

124：过孔125：线圈轨道

126：周边部130：盖部

131、132：盖层141、142：外部电极

150：低介电部

具体实施方式

以下，参照附图详细说明本发明的优选实施例。

然而，本发明的实施例可以变形为各种其他方式，本发明的范围并不局限于以下说明的实施例。

另外，提供本发明的实施例的目的是为了给本技术领域的普通技术人员更加完整地说明本发明。

为了更加明确的说明，附图中的要素的形状及大小等可能会被夸大示出。

另外，对于图示在各个实施例的附图中的相同的思想范围内的功能相同的构成要素，使用相同的附图标记进行说明。

层叠芯片磁珠

图1示意性地示出根据本发明的一实施例的层叠芯片磁珠100的立体图，图2示意性地示出根据本发明的第一实施例的层叠芯片磁珠100的剖面图，图3示意性地示出根据本发明的第一实施例的层叠芯片磁珠100的平面图。

参照图1至图3，对根据本发明的第一实施例的层叠芯片磁珠100的结构进行说明。

参照图1，根据本发明的第一实施例的层叠芯片磁珠100包括主体110以及配置于主体110的外侧的外部电极141、142。

主体110可由多个磁性层111沿第一方向，即高度方向z层叠而形成。

磁性层111可以包括可作为层叠芯片磁珠而使用的磁性体。

磁性层111可以包括由fe2o3、nio、zno、cuo等构成的磁性体，例如，磁性层111可以包括ni-cu-zn系铁氧体。

外部电极141、142可以通过如下方式形成：在主体110的与第一方向z垂直的第二方向x的两个端面利用包括导电粒子的导电浆料等形成电极层，之后在电极层形成金属镀层而形成。

导电浆料所包含的导电粒子可以是从铜、镍、银、钯等导电性出色的金属粒子中选择的任意一种或者它们的混合物，但并不局限于此。

关于金属镀层，可以通过电镀(electrolyticplating)或者无电镀(electrolessplating)方式形成镀镍层与镀锡层。例如，金属镀层的最外层可以是镀锡层，而且在镀锡层与电极层之间可以配置有镍电极层。

外部电极141、142可以包括第一外部电极141以及第二外部电极142。

第一外部电极141及第二外部电极142分别可以连接于以下说明的线圈的两个端部。

在磁性层111上配置有螺旋状的线圈电极121。

线圈电极121可以通过将包括银(ag)等导电性出色的导电粒子的导电浆料印刷而形成，或者可以通过镀覆等方法形成。

在形成有线圈电极121的磁性层111中的至少一部分配置有引线电极122、123。

引线电极122、123包括第一引线电极122及第二引线电极123，第一引线电极122连接于第一外部电极141，第二引线电极123连接于第二外部电极142。

对于根据本发明的第一实施例的层叠芯片磁珠100而言，将至少两个以上的形成有线圈电极121的磁性层111层叠，并将相邻的线圈电极121通过导电过孔电连接，从而形成至少一个以上的线圈。

参照图3，如果从上部透视层叠芯片磁珠100，则线圈电极121彼此重叠而形成线圈轨道125。在线圈轨道125的周边配置有周边部126，周边部126包括外侧周边部126a以及内侧周边部126b。

构成主体110的磁性层111中形成有线圈电极121的部分可以被定义为滤波部120，在滤波部120的上下部可以配置盖部130。

即，盖部130包括没有形成线圈电极的磁性层。

盖部130包括下部盖层131与上部盖层132。

并且，盖部130还可以包括绝缘层。

在线圈电极121与外部电极141、142之间的至少一部分可以配置有低介电部150。低介电部150具有低于磁性层111的介电常数。例如，低介电部150可配置于滤波部120内的磁性层111上。

另外，如图2所示，在线圈电极121与低介电部150相隔形成的情况下，在线圈电极121与低介电部150之间配置有磁性体，因此可以在减少杂散电容的同时最小化电感的减少。

在磁性层111为ni-cu-zn系铁氧体时，磁性层111的介电常数为约16左右。此时，低介电部150可以由介电常数低于磁性层111的物质形成。例如，低介电部150可以包括从由sio2、b2o3、al2o3、zno2、cao、mgo等组成的群中选择的任意一种或它们的混合物。

根据本发明的第一实施例的层叠芯片磁珠100在线圈电极121与外部电极141、142之间的至少一部分配置有低介电部150，因此可以减少线圈电极121与外部电极141、142的杂散电容。

图4示意性地示出根据比较例的层叠芯片磁珠100’的剖面图，图5示意性地示出根据比较例的层叠芯片磁珠100’的平面图。

参照图4以及图5可以确认，在线圈电极121与外部电极141、142之间形成有杂散电容c。

对于线圈相对于贴装面而垂直地配置的垂直型层叠芯片磁珠而言，外部电极配置于在主体内侧配置的线圈电极的层叠方向的两端面，因此线圈电极与外部电极之间的杂散电容非常小。

但是，垂直型层叠芯片磁珠存在为了确保磁珠的性能而层叠数较多，要求高切割精度，且产品的强度下降等问题。

如比较例的层叠芯片磁珠100’，对于线圈电极相对于贴装面而水平地配置的水平型层叠芯片磁珠而言，在相对于贴装面而水平配置的多个线圈电极与外部电极之间形成杂散电容c，因此存在高频特性下降的问题。

在水平型层叠芯片磁珠中，在为了减少杂散电容c而减少线圈电极的内径以使外部电极与线圈电极之间的距离增加的情况下，虽然杂散电容c减少，但随着线圈电极的内径减少而产生电容降低。

如果在减少线圈电极的内径的水平型层叠芯片磁珠为了确保电容而增加线圈的匝数，则与外部电极相邻的线圈电极的数量增加，因此存在杂散电容c重新增加的问题。

但是，对于根据本发明的第一实施例的层叠芯片磁珠100而言，在线圈电极121与外部电极141、142之间的至少一部分配置有低介电部150，因此可以减少线圈电极121与外部电极141、142的杂散电容。

图6表示基于根据比较例的层叠芯片磁珠(细线)以及根据本发明的第一实施例的层叠芯片磁珠(粗线)的频率测量的阻抗变化。但是，在图6显示的效果在以下说明的第二实施例至第六实施例中也可以相同地确认。

参照图6，对于根据本发明的第一实施例的层叠芯片磁珠100而言，在线圈电极121与外部电极141、142之间的至少一部分配置有低介电部150，因此可以减少线圈电极121与外部电极141、142的杂散电容，从而可以确认与比较例相比，自谐振频率(srf)向高频区域移动。据此可以确认，根据本发明的第一实施例的层叠芯片磁珠100的高频去除区域变宽，且高频下的电容也增加，因此去噪能力也得到了提高。

图7表示基于根据比较例的层叠芯片磁珠(细线)以及根据本发明的一实施例的层叠芯片磁珠(粗线)的电流测量的阻抗变化率。但是，在图7显示的效果在以下说明的第二实施例至第六实施例中也可以相同地确认。

参照图7，对于根据本发明的第一实施例的层叠芯片磁珠100而言，在线圈电极121与外部电极141、142之间的至少一部分配置有低介电部150，因此可以减少线圈电极121与外部电极141、142的杂散电容，从而可以确认，与比较例相比，基于电流施加的阻抗变化率的特性变化变少。

即，由于层叠芯片磁珠的杂散电容的减少，直流重叠特性提高，在施加负荷的状态下的去噪能力可以提高。

以下，参照图8至图17说明根据第二至第六实施例的层叠芯片磁珠。

但是，对于与上述的第一实施例的层叠芯片磁珠相同的构成，省略其说明。

图8示意性地示出根据本发明的第二实施例的层叠芯片磁珠200的剖面图，图9示意性地示出根据本发明的第二实施例的层叠芯片磁珠200的平面图。

参照图8及图9，根据本发明的第二实施例的层叠芯片磁珠200的低介电部250配置于磁性层111上，并配置于线圈电极121与外部电极141、142之间的整个区域，因此可以显著地减少杂散电容。

例如，根据第二实施例的层叠芯片磁珠200的低介电部250配置于滤波部120内，因此可以防止电感减少。

图10示意性地示出根据本发明的第三实施例的层叠芯片磁珠300的剖面图，图11示意性地示出根据本发明的第三实施例的层叠芯片磁珠300的平面图。

参照图10及图11，根据本发明的第三实施例的层叠芯片磁珠300的低介电部350可配置于滤波部120的主体110与外部电极141、142相接的区域。

由于低介电部350在滤波部120中配置于主体110与外部电极141、142相接的区域，因此可以显著地减少杂散电容。

此时，使低介电部350与线圈电极121彼此相隔地配置，从而可以在减少杂散电容的同时防止电感减少。

图12示意性地示出根据本发明的第四实施例的层叠芯片磁珠400的剖面图，图13示意性地示出根据本发明的第四实施例的层叠芯片磁珠400的平面图。

参照图12及图13，根据本发明的第四实施例的层叠芯片磁珠400的低介电部450配置于滤波部120，并且可以配置于线圈电极121与外部电极141、142之间的整个区域。

据此，根据本发明的第四实施例的层叠芯片磁珠400可以显著地减少杂散电容。

图14示意性地示出根据本发明的第五实施例的层叠芯片磁珠500的剖面图，图15示意性地示出根据本发明的第五实施例的层叠芯片磁珠500的平面图。

参照图14及图15，根据本发明的第五实施例的层叠芯片磁珠500的低介电部550可形成于主体110与外部电极141、142相接的整个区域。

例如，低介电部550可形成在位于滤波部120和盖部130的主体110与外部电极141、142相接的部分的全部区域。

外部电极141、142包括：基极，配置于主体110的第二方向x的两端面；带极，从主体110的第二方向x的两端面向相邻的面延伸。

由于外部电极141、142包括带极，因此在带极与线圈电极121之间产生杂散电容。

但是，根据本发明的第五实施例的层叠芯片磁珠500的低介电部550形成于主体110与外部电极141、142相接的部分的全部区域，因此具有可以减少带极与线圈电极121之间的杂散电容的优点。

图16示意性地示出根据本发明的第六实施例的层叠芯片磁珠的剖面图，图17示意性地示出根据本发明的第六实施例的层叠芯片磁珠的平面图。

根据本发明的第六实施例的层叠芯片磁珠600的低介电部650可形成于滤波部120及盖部130的线圈电极121与外部电极141、142的整个区域。

即，根据本发明的第六实施例的层叠芯片磁珠600的低介电部650配置于外侧周边部126a中的配置于主体110的第二方向的两端部的部分。

根据本发明的第六实施例的层叠芯片磁珠600的低介电部650完全阻挡外部电极141、142与线圈电极121之间，因此可以显著地减少杂散电容。

层叠芯片磁珠的制造方法

图18示意性地示出根据本发明的另一实施例的层叠芯片磁珠的制造方法的流程图。

参照图18，根据本发明的另一实施例的层叠芯片磁珠的制造方法包括：制备由磁性体形成的多个片(sheet)的步骤s110；在所述片上形成线圈电极的步骤s120；将形成有所述线圈电极的所述片沿第一方向层叠以及挤压而形成主体的步骤s130；以及在所述主体的与所述第一方向垂直的第二方向的两端面形成外部电极的步骤s140。

图19至图22示意性地示出根据本发明的另一实施例的层叠芯片磁珠的制造方法的各步骤。

参照图19，首先执行制备多个片的步骤s110。

在根据本发明的另一实施例的层叠芯片磁珠的制造方法中，片是指与根据上述的一实施例的层叠芯片磁珠的磁性层对应的构成。

片111可以形成为具有平板形状。

片111可以包括可作为层叠芯片磁珠而使用的磁性体。

片111可以包括由fe2o3、nio、zno、cuo等构成的磁性体，例如，片111可以包括ni-cu-zn系铁氧体。

但是，对于根据上述第三至第四实施例的层叠芯片磁珠而言，在制备片111的步骤中，可以形成为在相当于低介电部的位置包括低电介质而非上述的磁性体。

然后，如图20所示，执行在各个片上形成线圈电极121的步骤s120。

形成线圈电极121的步骤s120使形成于彼此不同的层的多个线圈电极121通过过孔124连接而可以构成一个线圈。

例如，如图20a所示，配置于最上部的线圈电极121的一端部连接于第一引线电极122，另一端部连接于过孔124。参照图20b，在配置于最上部的线圈电极121的另一端部配置的过孔124连接于在位于中央部的线圈电极121的一端部配置的过孔124。在位于中央部的线圈电极121的另一端部配置的过孔124连接于在配置于最下部的线圈电极121的一端部配置的过孔124。如图20c所示，配置于最下部的线圈电极121的另一端部连接于第二引线电极123。

但是，并不限定于此，为了增加线圈的匝数，也可以增加形成有线圈电极121的片111的数量。在为了增加线圈的匝数而增加形成有线圈电极121的片111的数量时，可以适当地调整线圈电极的形状以使相邻的线圈电极能够通过过孔连接而呈缠绕为螺旋状的形状。

在形成线圈电极121的步骤s120中，为了在最终产品中的线圈电极与外部电极之间中的至少一部分形成介电常数低于片所包含的磁性体的低介电部150，可以在片111形成低介电部150。

低介电部150的形状可以如根据第一至第六实施例的层叠芯片磁珠适当地调整。

然后，如图21所示，执行将形成有线圈电极的片沿第一方向层叠的步骤s130。

以根据第一实施例的层叠芯片磁珠为基准，如图21所示，可以确认在主体110的第二方向的一端面暴露低介电部150，并暴露第二引线电极123。

最后，如图22所示，执行在主体110的与第一方向垂直的第二方向的两端面形成外部电极141、142的步骤s140。

外部电极141、142可以通过在主体110的与第一方向z垂直的第二方向x的两端面，利用包括导电粒子的导电浆料等而形成电极层之后，在电极层形成镀覆层而形成。

导电浆料所包含的导电粒子可以是从铜、镍、银、钯等导电性出色的金属粒子中选择的任意一种或者它们的混合物，但并不限定于此。

关于镀覆层，可以通过电镀或者无电镀形成镀镍层与镀锡层。例如，镀覆层的最外层可以是镀锡层，在镀锡层与电极层之间可以配置镍电极层。

外部电极141、142可以包括第一外部电极141以及第二外部电极142，而第一外部电极141及第二外部电极142连接于第一引线电极122及第二引线电极123。

以上，对本发明的实施例进行了详细的说明，但本发明并不局限于以上说明的实施例以及附图，而是应当由所附权利要求书来得到限定。

因此，在不脱离权利要求书所记载的本发明的技术思想的范围内，在本技术领域中具有普通知识水平的人员可以进行各种形式的置换、变形以及变更，而这些也将属于本发明的范围。