输入输出器件和集成电路及制造方法与流程

本发明涉及半导体器件制造技术领域，尤其涉及一种输入输出器件和集成电路及制造方法。

背景技术：

随着集成电路制造技术的飞速发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路芯片朝向更高的器件密度、更高的集成度方向发展。通常一套完整的集成电路包含集成在同一半导体衬底上的至少一个核心器件(coredevice)和至少一个输入输出器件(io器件，iodevice)，所述核心器件形成于核心器件区内，用于实现集成电路主要的功能，所述输入输出器件形成于输入输出区内，用于为核心器件提供相应的输入信号或者将核心器件的相应信号输出，所述输入输出器件的工作电压(可从1.8v到5v，如为1.8v或3.3v)高于所述核心器件的工作电压(如为1.0v)。

在cmos(complementarymetaloxidesemiconductor，互补金属氧化物半导体)工艺中，为了使核心器件能够获得较高的性能，通常会对包括io器件的源漏区(s/d)在内的所有源漏区进行高剂量掺杂，但这会造成io器件的漏电流过大的问题，严重影响着io器件的可靠性。

因此，需要一种输入输出器件及集成电路的制造方法，能够减小io器件的漏电流，提高io器件的可靠性。

技术实现要素：

本发明的目的在于一种输入输出器件和集成电路及制造方法，能够减小输入输出器件的漏电流，提高集成电路的可靠性。

为了实现上述目的，本发明提供一种输入输出器件的制造方法，包括以下步骤：

提供具有输入输出区的半导体衬底，在所述输入输出区的半导体衬底表面上形成具有栅极开口的层间介质层；

在所述栅极开口中填充金属栅极叠层结构，所述金属栅极叠层结构包括依次堆叠的多层功函数层以及金属栅电极层，所述多层功函数层中至少有一层功函数层对所述栅极开口的底部进行部分覆盖，至少有另一层功函数层对所述栅极开口的底部完全覆盖；以及，

在所述栅极开口两侧的半导体衬底中形成源漏区。

可选的，提供所述半导体衬底的步骤包括：

提供具有输入输出区的半导体基底，在所述输入输出区的表面上依次沉积伪栅介质层和伪栅极层；

刻蚀所述伪栅极层和伪栅介质层，以形成伪栅叠层结构；

在所述半导体基底以及所述伪栅叠层结构表面沉积侧墙材料，刻蚀所述侧墙材料，以形成覆盖在所述伪栅叠层结构侧壁的侧墙；

在所述伪栅叠层结构和侧墙两侧的半导体基底中形成所述源漏区；

在所述半导体基底、伪栅叠层结构以及侧墙表面上形成暴露出所述伪栅极层顶部的所述层间介质层；

至少去除所述伪栅叠层结构的伪栅极层，以形成所述栅极开口。

可选的，所述输入输出区具有垂直于表面的鳍片，所述伪栅叠层结构形成在所述鳍片表面上，所述源漏区形成在所述伪栅叠层结构和侧墙两侧的鳍片中。

可选的，在所述栅极开口中填充金属栅极叠层结构之前，先在所述栅极开口中填充一层高k栅介质层，所述高k栅介质层覆盖所述栅极开口的底部和侧壁，或者所述高k栅介质层仅覆盖在所述栅极开口的底部。

可选的，对所述栅极开口的底部进行部分覆盖的所述功函数层未覆盖所述栅极开口的底部两端。

可选的，对所述栅极开口的底部进行完全覆盖的所述功函数层还覆盖所述栅极开口的侧壁表面。

可选的，形成所述多层功函数层的步骤包括：

在所述栅极开口中形成图形化的第一层功函数层，所述图形化的第一层功函数层对所述栅极开口的底部进行部分覆盖；

在所述栅极开口和所述图形化的第一层功函数层的表面上形成第二层功函数层，所述第二层功函数层完全覆盖所述栅极开口的底部。

可选的，形成所述多层功函数层的步骤包括：

在所述栅极开口中形成第一层功函数层，所述第一层功函数层完全覆盖所述栅极开口的底部；

在所述第一层功函数层的表面上形成图形化的第二层功函数层，所述图形化的第二层功函数层对所述栅极开口的底部的第一层功函数层进行部分覆盖。

本发明还提供一种输入输出器件，包括：

具有输入输出区的半导体衬底；

具有栅极开口的层间介质层，至少覆盖在所述输入输出区的半导体衬底表面上；

填充在所述栅极开口中的金属栅极叠层结构，所述金属栅极叠层结构包括依次堆叠的多层功函数层以及金属栅电极层，所述多层功函数层中至少有一层功函数层对所述栅极开口的底部进行部分覆盖，至少有另一层功函数层对所述栅极开口的底部完全覆盖；以及，

位于所述栅极开口两侧的半导体衬底中的源漏区。

可选的，所述输入输出区具有垂直于表面的鳍片，所述金属栅极叠层结构形成在所述鳍片表面上，所述源漏区形成在所述金属栅极叠层结构两侧的鳍片中。

可选的，所述输入输出器件还包括高k栅介质层，所述高k栅介质层为所述栅极开口和所述多层功函数层之间，所述高k栅介质层覆盖所述栅极开口的底部和侧壁，或者所述高k栅介质层仅覆盖在所述栅极开口的底部。

可选的，对所述栅极开口的底部进行部分覆盖的功函数层未覆盖所述栅极开口的底部两端。

可选的，对所述栅极开口的底部进行完全覆盖的所述功函数层还覆盖所述栅极开口的侧壁表面。

可选的，所述多层功函数层为两层，第一层功函数层对所述栅极开口的底部部分覆盖，第二层功函数层位于所述栅极开口和所述第一层功函数层的表面上并对所述栅极开口的底部完全覆盖；或者，第一层功函数层对所述栅极开口的底部完全覆盖，第二层功函数层位于所述第一层功函数层的表面上并对所述栅极开口的底部部分覆盖。

本发明还提供一种集成电路的制造方法，采用上述的输入输出器件的制造方法，对一半导体衬底的输入输出区进行处理。

可选的，所述半导体衬底还具有核心器件区，在所述输入输出区的半导体衬底表面上形成具有栅极开口的层间介质层时，所述层间介质层还覆盖在所述核心器件区的半导体衬底表面上，且所述层间介质层在所述核心器件区也具有所述栅极开口；在对所述半导体衬底的输入输出区进行处理过程中，在所述输入输出区和所述核心器件区的栅极开口中同时沉积相同材质的高k栅介质层、多层功函数层以及金属栅电极层，但所述多层功函数层中的每层功函数层均对所述核心器件区的栅极开口的底部完全覆盖，以与所述高k栅介质层和所述金属栅电极层形成所述核心器件区的金属栅极叠层结构。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、由于本发明的输入输出器件及其制造方法中，其金属栅极叠层结构中的多层功函数层在栅极开口底部横向上的覆盖情况不一致，即在金属栅电极层底部横向上形成了不均匀分布的多层功函数层，由此可以减少输入输出器件的源漏区靠近其金属栅极叠层结构的界面处的电场，大大改善了栅极诱生漏极漏电流效应(gidl)，进而有效减少漏电流。

2、本发明的输入输出器件及集成电路的制造方法中，输入输出器件区的多层功函数层可以从核心器件区的功函数层获得，因此工艺简单，不需要任何额外掩模层。

附图说明

图1是一种输入输出器件制造方法流程图；

图2a至2b是一种输入输出器件制造方法中的剖面结构示意图；

图3是本发明具体实施例的输入输出器件的制造方法流程图；

图4a至图4g是本发明第一具体实施例的输入输出器件的制造方法中的器件剖面结构示意图；

图4h是本发明第二具体实施例的输入输出器件的制造方法中的器件剖面结构示意图；

图4i是本发明第三具体实施例的输入输出器件的制造方法中的器件剖面结构示意图；

图4j是本发明第四具体实施例的输入输出器件的制造方法中的器件剖面结构示意图；

图5是本发明具体实施例的集成电路的制造方法流程图；

图6是本发明具体实施例的集成电路制造方法中的器件剖面结构示意图。

具体实施方式

晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(finfet)。鳍式场效应晶体管是一种常见的多栅器件。请参考图1，一种使用“后栅极(high-k&gatelast)”技术制造与核心器件集成在同一个半导体衬底上的finfetio器件的方法，包括以下步骤：

s11，提供具有鳍片101和鳍片101上有伪栅叠层结构的半导体衬底，请参考图2a，半导体衬底包括半导体基底100及其上的鳍片101，所述鳍片101包括核心器件区i和输入输出区ii，鳍片101中形成有阱101a，输入输出区ii和核心器件区i之间形成有器件隔离结构，在半导体基底100和鳍片101表面上依次沉积伪栅介质层102、伪栅极层103，之后依次刻蚀伪栅极层103和伪栅介质层102，形成所述伪栅叠层结构；

s12，请继续参考图2a，在输入输出区ii和核心器件区i的鳍片101和伪栅极层103以及半导体基底100表面上沉积侧墙材料，并刻蚀，形成输入输出区ii和核心器件区i的侧墙104；

s13，请继续参考图2a，刻蚀输入输出区ii和核心器件区i的侧墙104两侧的鳍片101，形成源漏沟槽，并在源漏沟槽中进行源漏半导体外延生长，形成抬升的源漏区105，之后，同时对输入输出区ii和核心器件区i的抬升的源漏区105进行离子注入，并退火激活抬升的源漏区105中注入的离子，使注入的离子向鳍片101和伪栅叠层结构底部扩散；

s14，请继续参考图2a，输入输出区ii和核心器件区i的鳍片101和伪栅极层203以及半导体基底100表面上沉积层间介质层106，执行化学机械平坦化(cmp)工艺以去除伪栅极层103表面上多余的层间介质层；

s15，请参考图2b，去除输入输出区ii和核心器件区i的伪栅极层203，以形成栅极开口；

s16，请继续参考图2b，在所述输入输出区ii和核心器件区i的栅极开口中依次形成高k介质层107、多层功函数层(例如图2b中108、109)以及金属栅电极层110。

之后，可以制作接触孔以及金属互连结构，以将输入输出区ii的器件和核心器件区i的器件连接起来。

上述制造工艺中，步骤s13会对所有的抬升的源漏区105进行高剂量掺杂，以提高核心器件区i的器件性能，这会造成输入输出区ii形成的io器件的漏电流过大，严重影响着io器件的可靠性。

经研究发现，造成输入输出区ii形成的io器件的漏电流过大主要原因是栅极诱生漏极漏电流效应(gidl)，即当io器件的栅极关断(nmos栅极接负电压，pmos栅极接正电压)而漏极接电压(nmos漏极接正电压，pmos漏极接负电压)时，其漏区靠近金属栅极叠层结构的界面处的能带发生强烈的弯曲，形成高电场，电子在移动的过程中将受此高电场加速成为高能粒子，可进入栅氧化层或栅极中，从而形成漏极漏电流，尤其是当漏区具有延伸至金属栅极叠层结构底部的重叠部分时，gidl问题更加严峻。

因此，本发明的技术方案的核心思想在于，通过改善io器件的gidl效应，来减小其漏电流过大的问题。具体地，在原有制造工艺的基础上，当多层功函数层中的相应层沉积后，对输入输出区的该层功函数层进行选择性刻蚀以图形化，以使得输入输出区上的多层功函数层在其栅极开口底部横向上实现不均匀分布，从而减少输入输出器件源漏区靠近其金属栅极叠层结构的界面处的电场，大大改善gidl，进而有效减少io器件的漏电流，整个制造工艺简单，不需要任何额外掩模层。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图3，本发明提供一种输入输出器件的制造方法，包括以下步骤：

s31，提供具有输入输出区的半导体衬底，在所述输入输出区的半导体衬底表面上形成具有栅极开口的层间介质层；

s32，在所述栅极开口中填充金属栅极叠层结构，所述金属栅极叠层结构包括依次堆叠的多层功函数层以及金属栅电极层，所述多层功函数层中至少有一层功函数层对所述栅极开口的底部进行部分覆盖，至少有另一层功函数层对所述栅极开口的底部完全覆盖；以及

e1，在形成所述层间介质层之前或者在所述栅极开口中填充金属栅极叠层结构之后，在所述栅极开口两侧的半导体衬底中形成源漏区。

请参考图4a至4e，步骤s31中，提供具有输入输出区及所述输入输出区上有层间介质层的半导体衬底的过程包括以下步骤：

s311，请参考图4a，图4a是沿待形成的多个鳍片的排列方向(即垂直于器件沟道长度的方向)的器件剖面结构示意图，提供具有输入输出区的半导体基底400，所述半导体基底400可以是电子领域中已知的任何类型，例如体硅、绝缘层上半导体(soi)、绝缘体上锗硅、fin(鳍)型或任何其他类型。优选为fin型，即所述半导体基底400具有垂直于表面的鳍片(fin)401，利用鳍片制作finfet器件(该器件是三维立体的)，以提高器件性能，鳍片401具体形成过程如下：

首先，在半导体基底400表面上外延生长一定厚度的半导体外延层(例如锗硅sige层、碳硅sic层或者硅si层)；

接着，通过光刻和刻蚀工艺，垂直刻蚀该半导体外延层以形成沟槽，沟槽之间的半导体外延层为鳍片401，可以根据设计需要控制半导体外延层的厚度，以控制鳍片401的高度；

之后，通过化学气相沉积工艺或物理气相沉积工艺等在所述半导体基底400、鳍片401的表面沉积隔离材料层通过化学机械抛光工艺(cmp)平坦化所述隔离材料层，直至暴露出所述鳍片401的顶部表面为止，即此时隔离材料层仅填充在沟槽中；在平坦化所述隔离材料层之后，回刻蚀所述隔离材料层，并暴露出鳍片401的部分侧壁表面，形成浅沟槽隔离结构401b。在一实施例中，为了避免所述化学机械抛光工艺(cmp)对鳍片401顶部造成损伤，还可以在形成隔离材料层之前，在半导体基底400和鳍片401表面形成抛光停止层，所述抛光停止层的材料与隔离材料层的材料不同，当所述化学机械抛光工艺暴露出所述抛光停止层之后，对所述抛光停止层进行过抛光或湿法刻蚀工艺，以暴露出鳍片401的顶部表面。所述回刻蚀工艺为各向异性的干法刻蚀工艺，由于所述化学机械抛光工艺(cmp)使隔离材料层的表面平坦，因此经过所述回刻蚀之后，所述浅沟槽隔离结构401b的表面平坦。浅沟槽隔离结构401b中的隔离材料层可以为氧化硅、氮化硅、氮氧化硅、低k介质材料、超低k介质材料中的一种或多种组合。

然后，对鳍片401进行阱离子注入，形成p阱(用于形成ionmos器件的导电沟道)或者n阱(用于形成iopmos器件的导电沟道)401a，并对形成的阱401a进行多次离子注入，注入离子类型与阱离子注入的离子类型相同，用于改善形成的io器件的抗击穿性能(punch-throughprevention)和调整形成的io器件的阈值电压。

s312，请参考图4b，图4b是沿形成的鳍片401的延伸方向(即沿器件沟道长度的方向)的器件剖面结构示意图，通过已知的沉积工艺，如化学气相沉积(cvd)、原子层沉积(ald)、溅射沉积等，在所述半导体基底400、浅沟槽隔离结构401b和鳍片401表面上依次沉积伪栅介质层402、伪栅极层403(通常为多晶硅)和氮化硅掩膜层(未图示)，伪栅极层403的沉积厚度决定了后续形成的金属栅极层叠结构的高度，伪栅介质层402可以是二氧化硅、氮化硅、氮氧化硅或者高k介质(例如介电常数大于7)。

s313，请继续参考图4b，通过在氮化硅掩膜层上旋涂光刻胶，并通过包括曝光和显影的光刻工艺在光刻胶层中形成栅极图案，之后利用具有栅极图案的光刻胶作为掩模，通过干法蚀刻工艺刻蚀氮化硅硬掩膜层，以将光刻胶中的栅极图案转移到氮化硅硬掩膜层上，并移除光刻胶层；接着，以氮化硅硬掩膜层为掩膜，通过干法刻蚀工艺，从上至下依次刻蚀伪栅极层403、伪栅介质层402，从而在鳍片401上形成横跨于鳍片401表面的伪栅叠层结构。所述伪栅极层403的材料优选为多晶硅，由于所述多晶硅易于形成且易于去除，因此所形成的伪栅极层403形貌良好，且后续去除伪栅极层403之后不易产生过多的副产物。

s314，请继续参考图4b，通过化学气相沉积工艺，在所述半导体基底400、浅沟槽隔离结构401b、鳍片401以及伪栅极层403表面沉积侧墙材料，并通过干法刻蚀工艺刻蚀所述侧墙材料，以形成覆盖在所述伪栅极层403和伪栅介质层402侧壁的侧墙404，氮化硅硬掩膜层在侧墙404刻蚀过程中保护下方的伪栅叠层结构。

e1，以伪栅叠层结构和侧墙404为掩膜，通过在所述伪栅叠层结构两侧的鳍片401中直接进行源漏区离子注入，包括轻掺杂漏区(ldd)离子注入和源漏区重掺杂(s/d)离子注入等多步源漏区离子注入工艺，形成未激活的初步源漏区405a，对注入离子进行退火激活扩散，使得注入离子向伪栅叠层结构底部延伸，以形成具有与伪栅叠层结构重叠部分的源漏区405，其中，可以在所有的源漏区离子注入步骤完成后进行一次退火，也可以在其中的某步或某几步源漏区离子注入后进行相应的退火激活。源漏区405还以是抬升的源漏区，具体地，先通过干法刻蚀工艺或者通过干法刻蚀结合湿法刻蚀的工艺，对在所述伪栅叠层结构和侧墙404两侧的鳍片401进行刻蚀，形成源漏沟槽，然后采用选择性外延生长工艺在所述源漏沟槽进行不同于鳍片401材料的半导体层外延生长，并在半导体层外延生长过程中对外延生长的半导体层进行原位离子掺杂或者在外延生长后对外延生长的半导体层进行离子注入，形成未激活的初步源漏区405a，继而对掺杂离子进行退火激活，使得掺杂离子向伪栅叠层结构底部扩散，以形成具有与伪栅叠层结构重叠部分且抬升的源漏区405，例如当鳍片401为si时，源漏沟槽外延生长的半导体层可以为sige或者sic(碳硅),当鳍片401为sige或者sic时，源漏沟槽外延生长的半导体层可以为si。之后，通过化学机械平坦化工艺(cmp)等移除氮化硅硬掩膜层。

s315，请参考图4d，通过已知的沉积工艺，如化学气相沉积、原子层沉积、溅射沉积等，在鳍片401、源漏区405、伪栅极层403以及侧墙404表面沉积层间介质层406，并采用化学机械抛光工艺(cmp)平坦化所述层间介质层406顶部，直至暴露出所述伪栅极层403的顶部表面。层间介质层406经过平坦化后覆盖在所述侧墙404侧壁，顶部与伪栅极层403齐平，层间介质层406可以为低k介质材料，其介电常数k可以低于2.0，例如为有机多孔材料等。

s316，请参考图4e，采用湿法腐蚀或干法刻蚀工艺，或者先干法刻蚀后湿法腐蚀的工艺，移除伪栅极层403，或者移除伪栅极层403和伪栅介质402，以形成栅极开口403a。伪栅介质402可以保留以用于增强后续的高k栅介质层407与鳍片401之间的结合能力，同时还可以在去除伪栅极层403时，用于保护鳍片401的表面免受损伤。伪栅介质402优选为氧化硅，以提高与鳍片401间的刻蚀选择比，并在后续需要去除伪栅介质402时，使得鳍片401表面受到的损伤较小。

请参考图4e，在步骤s32填充金属栅极叠层结构之前，可以先通过低压化学气相沉积、原子层沉积或者物理气相沉积(pvd)工艺等沉积方法，在栅极开口403a底部以及栅极开口403a的全部侧壁上形成高k栅介质层407，高k栅介质层407的材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种，特别优选的是氧化铪、氧化锆、氧化钛和氧化铝。优选地，使用原子层沉积工艺，从而可以控制反应器中的金属氧化物前驱体(例如，金属氯化物)和蒸汽的流速、温度和压力，以在栅极开口403a表面和高k栅介质层407之间生成原子光滑的界面和理想厚度。此时的高k栅介质层407还可以覆盖在层间介质层406表面上，也可以通过刻蚀工艺或者cmp工艺进一步处理，使高k栅介质层407仅覆盖在栅极开口403a的侧壁和底部上。

请参考图4f至4g，步骤s32中填充金属栅极叠层结构具体包括以下过程：：

首先，请参考图4f，可以通过原子层沉积工艺或物理气相沉积工艺在高k栅介质层407表面上沉积第一层功函数层408，通过光刻和选择性刻蚀工艺，对第一层功函数层408进行图形化，使得图形化的第一层功函数层408对所述栅极开口403a的底部进行部分覆盖，所述部分覆盖的含义是图形化的第一层功函数层408与所述栅极开口403a底部在鳍片401厚度方向上的投影不完全重合，但并不表示第一层功函数层408的下表面一定与栅极开口403a的底部表面接触，例如本实施中第一层功函数层408和栅极开口403a之间还有高k栅介质层407。在本发明的各实施例中，所述部分覆盖具体的形式包括：仅覆盖在所述栅极开口403a的底部上，且位于所述栅极开口403a底部的中间区域，如图4f所示；或者仅覆盖在所述栅极开口403a的底部上，且从所述栅极开口403a底部的至少一侧向中间延伸一定距离，如图4h所示；或者，覆盖在所述栅极开口403a的至少一侧侧壁上以及部分底部区域上，且暴露出栅极开口403a的底部的至少一端，如图4i所示。

接着，请参考图4g，可以通过原子层沉积工艺或物理气相沉积工艺在栅极开口中的高k栅介质层407表面以及第一层功函数层408表面上沉积第二层功函数层409，此时的第二层功函数层409还可以覆盖在层间介质层406表面上，也可以通过刻蚀工艺或者cmp工艺进一步处理，去除层间介质层406顶部上多余的部分，使第二层功函数层409仅仅覆盖所述栅极开口403a的底部上或者至少一侧的侧壁和底部上。第二层功函数层409完全覆盖栅极开口403a的底部，所述完全覆盖的含义是第二层功函数层409与栅极开口底部在鳍片401厚度方向上的投影完全重合，但并不表示第二层功函数层409的下表面一定与栅极开口403a的底部表面接触，例如本实施例中第二层功函数层409的下表面和栅极开口403a的底部表面之间还有第一层功函数层408和高k栅介质层407。第二层功函数层409和图形化的第一层功函数层408的叠加，可以在栅极开口403a底部实现横向上(即沟道长度方向上)不均匀分布。

然后，请继续参考图4g，通过原子层沉积工艺、物理气相沉积工艺或溅射沉积工艺等在第二层功函数层409表面上沉积金属栅电极层410，金属栅电极层410的沉积厚度能够填满整个栅极开口，金属栅电极层410除覆盖在栅极开口中的第二层功函数层409表面上以外，还覆盖在层间介质层406上方，之后可以通过cmp工艺去除层间介质层406表面上多余的高k栅介质层407、第二层功函数层409和金属栅电极层410，从而形成金属栅极叠层结构，进而完成io器件的制造。

其中，第一层功函数层408和第二层功函数层409可包括一层或多层，当用于形成nmos晶体管时，应该使用足够的具有相对低的电负性的元素(电负性值小于约1.7)，例如镧系金属、钪、锆、铪、铝、钛、钽、铌、钨以及其他可能有用的元素包括碱金属和碱土金属，其中，碱金属包括3号元素锂(li)、11号元素钠(na)、19号元素钾(k)、37号元素铷(rb)、55号元素铯(cs)、87号元素钫(fr)；碱土金属包括4号元素铍(be)、12号元素镁(mg)、20号元素钙(ca)、38号元素锶(sr)、56号元素钡(ba)、88号元素钫(ra)，可见，用于形成nmos晶体管的功函数层可以是氮化钛、氮化铊、钛铝合金、氮化钛铝和氮化钨；而当形成pmos晶体管时，应该使用足够的具有相对高的电负性的元素(电负性值大于约2.8)，例如氮、氯、氧、氟和溴，可见，用于形成pmos晶体管的功函数层可以是氮化钛、氮化铊和氮化钨等。

金属栅电极层410可以为不包含大量硅或者多晶硅的任何含金属的导电材料，可以包括铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钌、钯、钼、铌以及这些元素及其他元素形成的合金、金属碳化物(例如碳化钛、碳化锆、碳化钽、碳化钨和碳化铊)、金属氮化物(例如氮化钽、氮化钛、氮化铊)、金属硅化物(如硅化钨、硅化钛、硅化钴、硅化镍、氮硅化铊)中的一种或多种。

上述实施例所述的输入输出器件的制造方法中，主要由第一层功函数层408、第二层功函数层409以及金属栅电极层410依次堆叠而成的金属栅极叠层结构中，第一层功函数层408、第二层功函数层409在栅极开口底部横向上的分布情况不一致，形成横向上不均匀分布的多层功能函数层，从而可以减小io器件的源漏区靠近其金属栅极叠层结构的界面处的电场，大大改善gidl，进而有效减少io器件的漏电流，提高io器件的可靠性。

需要说明的是，本实施例中形成源漏区405的e1步骤是在金属栅极叠层结构的制作前完成，即在形成层间介质层之前完成，但在本发明的其他实施例中，形成源漏区405的e1步骤也可以在金属栅极叠层结构的制作完成后实现。本实施例中形成的源漏区405具有向金属栅极叠层底部延伸的重叠部分，在本发明的其他实施例中，源漏区405也可以仅仅是邻接金属栅极叠层底部，形成的横向上不均匀分布的多层功能函数层同样可以减少源漏区405和金属栅极叠层的界面处的电场，进而改善gidl，减少io器件的漏电流，提高io器件的可靠性。

在本发明的其他实施例中，可以交换上述的第一层功函数层408和第二层功函数层409最终在栅极开口中的覆盖情况，具体地，先在高k栅介质层407表面上依次沉积第一层功函数层408和第二层功函数层409，第一层功函数层408对栅极开口403a完全覆盖，然后对第二层功函数层409进行图形化，使图形化的第二层功函数层409对所述栅极开口的底部上的第一层功函数层408进行部分覆盖，例如请参考图4j，第一层功函数层408对栅极开口的两侧壁和底部完全覆盖，第二层功函数层409仅覆盖所述栅极开口底部的部分第一层功函数层408的表面，并暴露出所述栅极开口的底部两端。

在本发明的其他实施例中，多层功函数层不仅仅限于上述的第一层功函数层408和第二层功函数层409两层，还可以是更多层数的功函数层，例如3层、4层、5层等，只要这些功函数层中至少有一层功函数层对所述栅极开口的底部进行部分覆盖，至少有另一层功函数层对所述栅极开口的底部完全覆盖，即在栅极开口底部横向上(沿沟道长度方向)形成不均匀分布，均属于本发明技术方案的变形，能够实现与上述实施例相似的技术效果。

请参考图4g，本发明还提供一种输入输出器件，包括：

具有输入输出区的半导体衬底；

具有栅极开口的层间介质层406，至少覆盖在所述输入输出区表面上；

覆盖在所述栅极开口的侧壁表面的侧墙404；

覆盖在所述侧墙404之间的栅极开口的表面上的高k栅介质层407以及填充在覆盖有所述高k栅介质层407的栅极开口中的金属栅极叠层结构，所述金属栅极叠层结构包括依次覆盖在具有所述侧墙404的栅极开口表面的多层功函数层(如图4g中408、409所示)以及金属栅电极层410，所述多层功函数层中至少有一层功函数层(如图4g中408所示)对所述栅极开口的底部进行部分覆盖，至少有另一层功函数层(如图4g中409所示)对所述栅极开口的底部完全覆盖；以及，

位于所述栅极开口两侧的半导体衬底中的源漏区405

本实施例的半导体衬底包括半导体基底400、垂直立于半导体基底400表面上的鳍片401、形成于所述金属栅极叠层结构和侧墙两侧的半导体基底中的源漏区405。鳍片401中具有阱401a，源漏区405可以是通过向所述金属栅极叠层结构和侧墙两侧的鳍片401进行源漏离子注入形成的结构，其顶部表面与所述鳍片401顶部表面齐平，也可以是抬升的源漏区结构，具体的，先通过刻蚀所述金属栅极叠层结构和侧墙两侧的鳍片401而形成源漏沟槽，而后采用选择性外延生长工艺在所述源漏沟槽进行源漏半导体外延生长，直至外延生长的半导体高出鳍片401顶部一定高度为止。

本实施例中，所述高k栅介质层402可以覆盖所述栅极开口的底部和侧壁，也可以仅覆盖在所述栅极开口的底部。

对所述栅极开口的底部进行部分覆盖的所述功函数层(如图4g中的第一层功函数层408)，未覆盖所述栅极开口的底部两端；对所述栅极开口的底部完全覆盖的所述功函数层(如图4g中的第二层功函数层409)，还覆盖所述栅极开口的至少一层侧壁表面。可选的，所述多层功函数层为两层，第一层功函数层408对所述栅极开口的底部进行部分覆盖，例如暴露出栅极开口底部与两侧壁的交界处的高k栅介质层407表面，第二层功函数层409形成在所述第一层功函数层408和栅极开口表面上，并对栅极开口的底部完全覆盖，即完全覆盖在栅极开口底部的高k栅介质层407和第一层功函数层408表面上；或者，第一层功函数层完全覆盖所述栅极开口的整个底部表面，第二层功函数层仅覆盖在所述栅极开口的底部的第一层功函数层的部分表面上，例如暴露出栅极开口的底部的一端的第一层功函数层表面。

请参考图5和图6，本发明还提供一种集成电路的制造方法，包括上述的输入输出器件的制造方法(即图3所示)，具体包括以下步骤：

s51，提供具有输入输出区和核心器件区的半导体衬底，所述输入输出区和所述核心器件区的半导体衬底表面上均形成有伪栅叠层结构以及覆盖在所述伪栅叠层结构侧壁的侧墙，所述伪栅叠层结构由伪栅介质层和伪栅极层依次堆叠而成；

s52，在所述半导体衬底、伪栅叠层结构以及侧墙表面上沉积层间介质层，并对所述层间介质层进行顶部平坦化至所述伪栅极层顶部；

s53，对所述输入输出区和核心器件区的伪栅叠层结构进行处理，至少去除所述伪栅叠层结构的伪栅极层，以形成所述输入输出区和核心器件区的栅极开口；

s54，在输入输出区和核心器件区的栅极开口中依次形成高k栅介质层以及金属栅极叠层结构，所述金属栅极叠层结构包括依次堆叠的多层功函数层以及金属栅电极层，且在形成多层功函数层的过程中，对所述输入输出区的至少一层功函数层进行选择性刻蚀，使其对所述栅极开口的底部进行部分覆盖。

在步骤s51中，提供的半导体衬底包括半导体基底400，所述半导体基底400具有核心器件区i和输入输出区ii；在核心器件区i和输入输出区ii表面上均形成有鳍片401，核心器件区i所形成的鳍式场效应晶体管finfet用于构成集成电路的核心器件，所述输入输出区ii所形成的finfet用于形成输入输出器件(io器件)；因此，所述核心器件区i所形成的鳍片401的密度较大，且所述核心器件区i所形成的finfet的工作电压较小，例如为1.8v以下；而所述输入输出区ii所形成的鳍片401的密度较小，且输入输出区ii所形成的finfet的工作电压较大，例如为5v。在本实施例中，鳍片401为半导体基底400上的半导体外延层，所述半导体层采用选择性外延沉积工艺形成于所述半导体基底400表面，其材料不受限制，例如为硅、锗、碳硅或锗硅等，能够满足特定的工艺需求，且沉积厚度能够通过外延生长工艺进行控制，从而控制所形成的鳍片401的高度。所述半导体基底400的选择不受限制，能够选取适于工艺需求或易于集成的半导体基底，可以为硅衬底、锗硅(sige)衬底、碳硅(sic)衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或iii-v族化合物衬底，例如氮化镓衬底或砷化镓衬底等。在所述半导体基底400表面上还形成有多个浅沟槽隔离结构(如图4a的401b所示)，鳍片401和浅沟槽隔离结构的形成工艺可参考步骤s311，所述浅沟槽隔离结构的顶部表面低于鳍片401的顶部表面，且覆盖鳍片401的部分侧壁表面，用于实现器件之间的有源区隔离以及核心器件区i和输入输出区ii之间的有源区隔离。鳍片401还可以是半导体基底400的一部分，其形成工艺包括：在所述半导体基底400表面形成图形化掩膜层，所述图形化掩膜层覆盖了需要形成鳍片401的对应区域；以所述掩膜层为掩膜，刻蚀所述半导体基底400，在所述半导体基底内形成若干沟槽，相邻沟槽之间的半导体基底400形成所述鳍片401。鳍片401中的阱401a的形成可以参考步骤s311中的描述，在此不再赘述。

之后，可以参考上述的步骤s312至s314以及e1，在核心器件区i和输入输出区ii的鳍片401表面上形成伪栅叠层结构和覆盖在伪栅极叠层侧壁的侧墙404，以及位于伪栅叠层结构和侧墙404两侧的源漏区405，伪栅叠层结构包括伪栅介质层402和伪栅电极层403。其中，可以利用掩膜遮蔽技术，分别形成核心器件区i和输入输出区ii的源漏区405，例如核心器件区i和输入输出区ii的源漏区405中的离子掺杂种类和/或浓度不同，以实现核心器件和io器件的不同性能，以满足一些特殊集成电路制造要求。

步骤s52至步骤s54是在核心器件区i和输入输出区ii中，采用后栅工艺(即栅极替代工艺)形成金属栅极叠层结构，即以高k金属栅极叠层结构替代所述伪栅叠层结构，可以分别参考上述的步骤s315、s316以及步骤s32进行。其中，步骤s52中参考上述的步骤s315形成的层间介质层406覆盖在核心器件区i和输入输出区ii的表面上，且层间介质层406顶部表面能够暴露出核心器件区i和输入输出区ii的伪栅极层顶部表面。步骤s53参考上述的步骤s316，以同时至少去除所述输入输出区ii和核心器件区i的伪栅叠层结构的伪栅极层，以在所述输入输出区ii和所述核心器件区i同时形成栅极开口，还可以保留输入输出区ii的伪栅介质层而去除核心器件区i的伪栅介质层，以在输入输出区ii和所述核心器件区i形成栅极开口，使得输入输出区ii和所述核心器件区i最终的栅介质层厚度不同，以满足一些特殊集成电路制造要求。步骤s53可以参考步骤s32，同时在所述输入输出区ii和所述核心器件区i的表面上沉积高k栅介质层407，高k栅介质层407能够覆盖在输入输出区ii和所述核心器件区i的栅极开口的侧壁和底部，或者利用掩膜遮蔽技术分别在所述输入输出区ii和所述核心器件区i的表面上沉积不同厚度或者不同材质的高k栅介质层407，沉积的高k栅介质层407能够相应的覆盖在输入输出区ii和所述核心器件区i的栅极开口的侧壁和底部，以满足一些特殊集成电路制造要求；接着，继续参考步骤s32，同时在所述输入输出区ii和所述核心器件区i的表面上沉积多层功函数层(例如图6中的408、409)，多层功函数层沉积后能够覆盖在输入输出区ii和所述核心器件区i的栅极开口的侧壁和底部，其中，在第一层功函数层沉积后或者某层功函数层沉积后，对输入输出区ii的某层或某几层功函数层进行选择性刻蚀，以使得所述某层或某几层功函数层在输入输出区ii的栅极开口底部上进行部分覆盖，进而和输入输出区ii中完全覆盖栅极开口底部的功函数层叠加，构成输入输出区ii的栅极开口底部横向上不均匀分布的多层功函数层(如图6中的408、409)，以减小输入输出区ii形成的io器件的漏电流，提高整个集成电路的可靠性，这种情况下，输入输出器件区的多层功函数层实质上是从核心器件区的功函数层中获得的，因此工艺简单，不需要任何额外掩模层。此外，还可以利用掩膜遮蔽技术，使得输入输出区ii和所述核心器件区i表面上沉积的多层功函数层有所不同，例如在核心器件区i的表面上多沉积一层功函数层(如图6中的411所示)，以满足一些特殊集成电路制造要求；然后，继续参考步骤s34以在所述输入输出区ii和所述核心器件区i的栅极开口中分别形成金属栅电极层410，以实现不同的栅极性能，或者同时形成相同的金属栅电极层410以简化工艺，降低制造成本。

之后，可以利用金属互连工艺制作金属互连线，以将形成的io器件以及核心器件进行电连接，该工艺可以采用现有技术，且不是本发明的重点，在此不再赘述。

由上所述可知，本发明的集成电路制造方法，当多层功函数层中的相应层沉积后，对输入输出区的该层功函数层进行选择性刻蚀，以图形化该层功函数，使得在输入输出区制造的多层功函数层总体上在栅极开口底部呈现横向不均匀分布，从而减小输入输出器件源漏区与金属栅极叠层结构的重叠部分靠近界面处的电场，大大改善io器件的gidl效应，进而有效减少io器件的漏电流，提高了整个集成电路的可靠性；此外，io器件的多层功函数层可以取自核心器件形成时沉积的相应的功函数层，并在原有工艺的基础上，仅对输入输出区中的某些层功函数层进行选择性刻蚀，整个制造工艺简单，不需要任何额外掩模层。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。