本发明涉及能够抑制由多个晶体管单元的不均等动作产生的特性的劣化和振荡的半导体装置。
背景技术：
对于在无线通信等中使用的功率放大器，作为将fet芯片与匹配电路基板连接的手段而广泛使用键合导线。通常，在匹配电路基板之上配置由微带线路构成的匹配电路，为了确保大电流容量而将多根键合导线尽可能短且并联地连接。
在l频带或s频带等频率比较低的情况下，阻抗匹配所需的微带线路的长度变长。因此，导致功率放大器的大型化、成本的增加。因此，经常使用由集总元件构成的电路。特别地，通过利用键合导线具有的电感成分进行阻抗转换，从而实现电路的小型化和低成本化。
如果使多个键合导线靠近地并联配置多个，则不能忽略键合导线间的互感。并且，已知该互感随着靠近两端而变小。导线具有的电感由自感和互感的和给出。自感随着导线长度变长而变大。因此，如果使将fet芯片与匹配电路基板连接的键合导线的长度全部相同，则由于互感的不同，根据fet的位置而产生负载阻抗的不同。负载阻抗的不同是产生不平衡动作，产生饱和输出功率、增益、效率的下降乃至振荡的原因。
对于这样的问题，提出了通过改变键合导线的长度、高度、根数、粗细而调整键合导线的电感的方法(例如，参照专利文献1、3)。另外，存在下述报告，即，即使是将λ/4线路配置为竞赛树型的匹配电路，也在相邻的λ/4线路间产生上述的互感的不同。对于该问题，提出了调整线路的长度的方法(例如，参照专利文献1、2)。
专利文献1：日本特开2010-161348号公报
专利文献2：日本特开2008-022235号公报
专利文献3：日本特开平11-238851号公报
然而，在改变键合导线的长度的现有方法中，为了补偿两端的键合导线的小的电感，需要将两端的键合导线设定得长或高。通常，高环(high-looped)的键合导线的波动变大。另外，在改变导线的根数或粗细的情况下，电感的值离散化，因此难以进行最优化。
另外，微波功率放大器所使用的晶体管的输入阻抗通常比50ω低，因此将为了阻抗转换而设置的λ/4线路的特性阻抗也设定为比50ω低。然而，如果线路的特性阻抗不充分高，则不能充分地改善导线的互阻抗的不同。因此，在调整λ/4线路长度的现有方法中，能够改善相位的不均等，但不能改善反射系数的不均等，因此对fet的不均等动作的抑制是不充分的。
技术实现要素：
本发明就是为了解决上述课题而提出的，其目的在于得到一种半导体装置，该半导体装置不改变键合导线的形状，而是将多个晶体管单元的负载阻抗均等化，从而能够抑制键合导线的波动，抑制由多个晶体管单元的不均等动作产生的特性的劣化和振荡。
本发明涉及的半导体装置的特征在于，具有：输入端子；电路基板，其具有多个电路图案、多个第1输入焊盘、多个第1输出焊盘、多个第1微带线路，所述多个电路图案包含并联电容，所述多个第1输入焊盘分别与所述多个电路图案的输入连接，所述多个第1微带线路分别将所述多个电路图案的输出与所述多个第1输出焊盘连接；半导体基板，其具有多个晶体管单元、多个第2输入焊盘、多个第2输出焊盘，所述多个第2输入焊盘与所述多个晶体管单元的输入连接，所述多个第2输出焊盘与所述多个晶体管单元的输出连接；输出端子；多个第1导线，它们分别将所述输入端子与所述多个第1输入焊盘连接；多个第2导线，它们分别将所述多个第1输出焊盘与所述多个第2输入焊盘连接；以及多个第3导线，它们分别将所述多个第2输出焊盘与所述输出端子连接，各晶体管单元构成为，多个叉指被并联连接，各晶体管单元具有经由通路孔与背面电极连接的源极电极，所述多个晶体管单元的叉指数量彼此相同，与排成一列的所述多个电路图案中配置于两端的电路图案连接的第1微带线路比其他的第1微带线路长。
发明的效果
在本发明中，与排成一列的多个电路图案中配置于两端的电路图案连接的第1微带线路比其他的第1微带线路长。由此，不改变键合导线的形状而是将多个晶体管单元的负载阻抗均等化，从而能够抑制键合导线的波动，抑制由多个晶体管单元的不均等动作产生的特性的劣化和振荡。
附图说明
图1是表示本发明的实施方式1涉及的半导体装置的俯视图。
图2是沿图1的i-ii的剖面图。
图3是表示本发明的实施方式1涉及的半导体装置的内部的俯视图。
图4是表示本发明的实施方式1涉及的半导体装置的等效电路的图。
图5是表示对比例涉及的半导体装置的内部的俯视图。
图6是表示对比例涉及的半导体装置的等效电路的图。
图7是表示没有对互感的不同采取对策的情况下的各节点处的阻抗的计算结果的图。
图8是表示对比例的各节点处的阻抗的计算结果的图。
图9是表示实施方式1的各节点处的阻抗的计算结果的图。
图10是表示改变与本发明的实施方式1涉及的配置于两端的电路图案连接的微带线路的特性阻抗而对负载阻抗进行计算的结果的图。
图11是表示本发明的实施方式2涉及的半导体装置的俯视图。
图12是表示本发明的实施方式3涉及的半导体装置的俯视图。
图13是表示本发明的实施方式4涉及的半导体装置的俯视图。
图14是表示本发明的实施方式5涉及的半导体装置的俯视图。
图15是表示本发明的实施方式5涉及的半导体装置的电路图。
标号的说明
11至14电路图案，c11至c14串联电容，c21至c24并联电容，in输入端子，l11至l14第1微带线路，l21至l24第2微带线路，l31至l34第3微带线路，l11a、l14a第4微带线路，l11b、l14b第5微带线路，out输出端子，p1、p2电路基板，pd11至pd14第1输入焊盘，pd21至pd24第1输出焊盘，pd21a、pd24a第1焊盘，pd21b、pd24b第2焊盘，pd31至pd34第2输入焊盘，pd41至pd44第2输出焊盘，r11至r14电阻，tr1至tr4晶体管单元，w11至w14第1导线，w21至w24第2导线，w31至w34第3导线。
具体实施方式
参照附图，对本发明的实施方式涉及的半导体装置进行说明。对相同或对应的结构要素标注相同的标号，有时省略重复的说明。
实施方式1.
图1是表示本发明的实施方式1涉及的半导体装置的俯视图。图2是沿图1的i-ii的剖视图。在封装件的金属部分即基座1之上，设置有：电路基板p1，其具有预匹配电路；以及半导体基板t1，其具有gan等场效应晶体管。在基座1之上，电路基板p1和半导体基板t1被封装件的侧壁2包围。在侧壁2的彼此相对的边设置有输入端子in和输出端子out。导线w11至w14将输入端子in与电路基板p1连接。导线w21至w24将电路基板p1与半导体基板t1连接。导线w31至w34将半导体基板t1与输出端子out连接。侧壁2的内侧被盖3覆盖。
图3是表示本发明的实施方式1涉及的半导体装置的内部的俯视图。图4是表示本发明的实施方式1涉及的半导体装置的等效电路的图。在电路基板p1设置有多个电路图案11至14。电路图案11至14分别具有串联电容c11至c14、并联电容c21至c24、与串联电容c11至c14并联连接的电阻r11至r14。串联电容c11至c14和电阻r11至r14构成稳定化电路。并联电容c21至c24是阻抗匹配电路的一部分。串联电容c11至c14和并联电容c21至c24是mim(metalinsulatormetal)电容器。并联电容c21至c24经由将表面电极和背面电极连接的通路孔与基座1连接。
多个第1输入焊盘pd11至pd14分别与多个电路图案11至14的输入连接。在第1输入焊盘pd11、pd12之间连接有电阻r31，在第1输入焊盘pd12、pd13之间连接有电阻r32，在第1输入焊盘pd13、pd14之间连接有电阻r33。多个第1微带线路l11至l14分别将多个电路图案11至14的输出与多个第1输出焊盘pd21至pd24连接。
在半导体基板t1设置有场效应晶体管，场效应晶体管分为多个晶体管单元tr1至tr4。各晶体管单元tr1至tr4构成为，多个叉指(finger)被并联连接。多个晶体管单元tr1至tr4的叉指数量彼此相同。另外，晶体管单元tr1至tr4是具有经由通路孔与背面电极连接的源极电极s1至s4的源极接地晶体管。多个第2输入焊盘pd32至pd34是栅极焊盘，分别与多个晶体管单元tr1至tr4的栅极连接。多个第2输出焊盘pd41至pd44分别与多个晶体管单元tr1至tr4的漏极连接。
多个第1导线w11至w14分别将输入端子in与多个第1输入焊盘pd11至pd14连接。多个第2导线w21至w24分别将多个第1输出焊盘pd21至pd24与多个第2输入焊盘pd31至pd34连接。多个第3导线w31至w34分别将多个第2输出焊盘pd41至pd44与输出端子out连接。对于并联配置的键合导线，相邻的导线的高度彼此设定得相等。
与排成一列的多个电路图案11至14中配置于两端的电路图案11、14连接的第1微带线路l11、l14比其他第1微带线路l12、l13长。第1微带线路l11、l14的长度和宽度设定为，从多个晶体管单元tr1至tr4观察到的阻抗相等。
将本实施方式涉及的半导体装置的动作与对比例进行比较而进行说明。图5是表示对比例涉及的半导体装置的内部的俯视图。图6是表示对比例涉及的半导体装置的等效电路的图。在对比例中，导线w21、w24的高度设定得比导线w22、w23高，从而在所有导线间自感与互感之和被调整为均等。虽然省略了图示，但多个第1微带线路的长度相同。
图7是表示没有对互感的不同采取对策的情况下的各节点处的阻抗的计算结果的图。图8是表示对比例的各节点处的阻抗的计算结果的图。图9是表示实施方式1的各节点处的阻抗的计算结果的图。在本计算中，假设为由于互感的不同，两端的导线的电感比内侧的导线的电感小20％，zs11至zs14不存在负载阻抗的不均等。此外，图7至9所示的史密斯圆图的标准化阻抗是5ω，图中×标记表示目标阻抗。
从图7中得知，在没有采取对策的情况下，由于导线的电感的不同，两端的晶体管单元的负载阻抗zs21、zs24相对于目标阻抗偏离，产生负载阻抗的不均等。从图8中得知，通过调整两端的导线长度，从而能够使全部的负载阻抗一致。从图9中得知，在本实施方式中，也与现有技术同样地，能够通过调整微带线路而实现负载阻抗的均等化。
接下来，对第1微带线路l11、l14的宽度与长度的设计进行说明。导线在l频带、s频带左右的低频中，串联的电感成分是主导的。串联电感在史密斯圆图的等电阻圆上绘出轨迹。另一方面，微带线路在以线路的特性阻抗作为中心的圆上绘出轨迹，因此严格地说，不能通过微带线路的追加而补偿导线的电感的不足部分。然而，在微带线路的特性阻抗充分高的情况下，能够大致忽略该差。图10是表示改变与本发明的实施方式1涉及的配置于两端的电路图案连接的微带线路的特性阻抗而对负载阻抗进行计算的结果的图。分别调整了微带线路的长度。在特性阻抗是50、100ω的情况下，能够大致实现目标阻抗，与此相对，在10ω的情况下，相对于目标阻抗而观察到显著性差异。因此，为了确保充分的负载阻抗的均等性，需要将微带线路的特性阻抗设为大于或等于50ω。另一方面，在线路的特性阻抗超过200ω的情况下，负载阻抗相对于线路长度的灵敏度变得过高。因此，第1微带线路l11、l14的特性阻抗优选是50ω至200ω。
如上所述，在本实施方式中，与排成一列的多个电路图案11至14中配置于两端的电路图案11、14连接的第1微带线路l11、l14比其他第1微带线路l12、l13长。由此，将微带线路的电感加至互感小的导线，电感的和变得相等，从多个晶体管单元tr1至tr4观察到的阻抗变得均等。由此，能够将多个晶体管单元的负载阻抗均等化，而不改变键合导线的形状，因此能够改善饱和功率、效率、增益。并且，能够抑制由负载阻抗不均等而引起的振荡。即，能够抑制由多个晶体管单元的不均等动作产生的特性的劣化和振荡。并且，无需将键合导线设得长或高，因此能够抑制键合导线的波动，能够降低制造成本。另外，能够自由地设计微带线路的宽度和长度，因此易于进行最优化设计。另外，通过如图3所示折弯地配置第1微带线路l11、l14，从而能够防止基板尺寸的扩大。
此外，也可以将多个第1微带线路l11至l14的长度设定为随着靠近多个电路图案11至14的两端而变长。由此，与仅将两端的微带线路变长的情况相比，能够进一步改善负载阻抗的不均等。
实施方式2.
图11是表示本发明的实施方式2涉及的半导体装置的俯视图。电路基板p1具有多个第2微带线路l21至l24，它们分别将多个电路图案11至14的输入与多个第1输入焊盘pd11至pd14连接。与排成一列的多个电路图案11至14中配置于两端的电路图案11、14连接的第2微带线路l21、l24比其他第2微带线路l22、l23长。由此，能够补偿导线w11、w14的小的互感，因此与实施方式1相比能够进一步提高负载阻抗的均等性。其他的效果与实施方式1相同。此外，也可以将多个第2微带线路l21至l24的长度设定为随着靠近多个电路图案11至14的两端而变长。
实施方式3.
图12是表示本发明的实施方式3涉及的半导体装置的俯视图。在实施方式2的结构的基础上，半导体基板t1具有多个第3微带线路l31至l34，它们分别将多个晶体管单元tr1至tr4的输出与多个第2输出焊盘pd41至pd44连接。与排成一列的多个晶体管单元tr1至tr4中配置于两端的晶体管单元tr1、tr4连接的第3微带线路l31、l34比其他的第3微带线路l32、l33长。由此，能够补偿导线w31、w34的小的互感，因此能够提高输出负载阻抗的均等性。其他的效果与实施方式1、2相同。此外，也可以将多个第3微带线路l31至l34的长度设定为随着靠近多个晶体管单元tr1至tr4的两端而变长。
实施方式4.
图13是表示本发明的实施方式4涉及的半导体装置的俯视图。在本实施方式中，构成输入匹配电路的2个电路基板p1、p2并列配置。电路基板p1、p2的布局彼此相同。在配置于电路基板p1、p2各自的两端的电路图案11、14，经由第4微带线路l11a、l14a分别连接有第1焊盘pd21a、pd24a，经由比第4微带线路l11a、l14a长的第5微带线路l11b、l14b连接有第2焊盘pd21b、pd24b。第4微带线路l11a、l14a与第1微带线路l12、l13设计得相同。第5微带线路l11b、l14b与实施方式1的第1微带线路l11、l14设计得相同。
就在电路基板p1、p2的彼此相邻的内端配置的电路图案而言，在与短的微带线路连接的第1焊盘pd2连接有第2导线。另一方面，就在电路基板p1、p2的外端配置的电路图案而言，在与长的微带线路连接的第2焊盘连接有第2导线。
通常，在将电路基板安装至封装件的情况下，如果电路基板变得细长则容易产生芯片破裂。作为其对策，存在将细长的电路基板分割为2个基板而构成的方法。在本实施方式4中，即使在这种情况下，也能够通过将2个同一种电路基板并列配置，从而降低芯片破裂的概率，且取得与实施方式1同样的效果。并且，在开发以2个不同的晶体管单元数构成的半导体装置的情况下，能够将构成输入匹配电路的电路基板共通化。在例如4单元的输出功率100w的产品的情况下采用实施方式1的结构，在例如8单元的输出功率200w的产品的情况下采用本实施方式4的结构，从而能够将使用的电路基板共用化，可以低成本化。此外，作为变形例，也可以并用实施方式2、3。
实施方式5.
图14是表示本发明的实施方式5涉及的半导体装置的俯视图。图15是表示本发明的实施方式5涉及的半导体装置的电路图。在本实施方式中，与实施方式1不同，串联电容c11至c14连接于并联电容c21至c24与第1输出焊盘pd21至pd24之间。另外，没有用于校正互感的微带线路，取而代之调整了串联电容c11至c14的电容值。如前所述，串联电感在史密斯圆图的等电阻圆上绘出轨迹。同样地，串联电容也在等电阻圆上绘出轨迹。因此，通过调整串联电容的电容值，从而能够在特定的频带将负载阻抗均等化。
串联电容与串联电感在等电阻圆上的频率特性相反。在这里，将排成一列的多个电路图案11至14中电感小的配置于两端的电路图案11、14的串联电容c11、c14的电容值设定得比其他串联电容c12、c13的电容值大。由此，能够在基波频率下将多个晶体管单元的负载阻抗均等化，而不改变键合导线的形状。因此，能够抑制由多个晶体管单元的不均等动作产生的特性的劣化和振荡。另外，能够改善饱和功率、效率、增益。并且，无需增长键合导线，因此能够抑制键合导线的波动，能够降低制造成本。并且，能够自由地设计串联电容的电容值，因此易于进行最优化设计。
但是，为了取得上述效果，需要将串联电容c11至c14与第2导线w21至w24串联连接。如果在两者之间连接有并联电容c21至c24，则阻抗的轨迹改变，因此变得不能将负载阻抗均等化。
此外，也可以将多个电路图案11至14的串联电容c11至c14的电容值设定为随着靠近多个电路图案的两端而变大。由此，与仅调整两端的串联电容的值的情况相比，能够进一步改善负载阻抗的不均等。