具有深沟槽隔离结构的主动及被动组件的制作方法

本发明关于半导体结构，并且更尤指具有深沟槽隔离结构的主动及被动射频(RF)组件、以及制造方法。

背景技术：

射频(RF)装置是在许多不同类型的通讯应用中使用。举例而言，RF装置可在具有诸如开关、MOSFET、晶体管及二极管等无线通讯组件的手机中使用。

随着手机变为更复杂且商业化，对于就无线通讯组件提供更高效能及更低价位点的需求持续增加。举例而言，RF开关的制造成本有一显著部分是工程处理非常高线性度的成本，此工程处理使得谐波失真极低并符合产品规格。

RF装置典型为在高电阻率硅芯片或衬底上制造以达到所需的rf线性度。现在最先进的富截留(trap rich)硅绝缘体(SOI)高电阻率衬底提供优异的垂直隔离及线性度，但会有高达50％的总制造成本，因为这类衬底的成本会是高电阻率非SOI衬底成本的四倍。亦即，富截留SOI芯片上形成的rf装置所具有的总正规化制造成本可为1.0，而高电阻率非SOI主体芯片上形成的类似装置可具有0.6的总正规化制造成本。主体Si衬底上设置的装置已知有线性度衰减、谐波、杂讯及漏电流等问题，这些问题中任一者皆会使装置效能衰减，从而需要更高的SOI芯片成本。

技术实现要素：

在本发明的一态样中，一种结构包含具有深沟槽隔离结构的主体高电阻率芯片，该深沟槽隔离结构具有比该主体高电阻率芯片上所形成的装置间的最坏情况偏压差下的最大空乏深度更深的深度。

在本发明的一态样中，一种结构包含：具有至少一个阱区的主体芯片；在该至少一个阱区上方该主体芯片上形成的多个射频(RF)装置；以及在该至少一个阱区下面该主体芯片内延展、并经结构化以防止该多个RF装置的装置空乏区之间出现耦合的深沟槽隔离结构。

在本发明的一态样中，一种方法包含：在主体高电阻率衬底中形成至少一个阱体；在该主体高电阻率衬底上及该至少一个阱体上面形成多个主动装置；以及在该衬底中及在相邻主动装置之间形成深沟槽隔离结构。该深沟槽隔离结构是在该至少一个阱体下面形成，并且形成至经选择比最高芯片电阻率规格的最坏情况空乏深度更深的深度。

附图说明

本发明是通过本发明例示性具体实施例的非限制性实施例，参照注记的多个图式，在以下详细说明中作说明。

图1根据本发明的态样展示一种结构及各别制作程序。

图2根据本发明的附加态样展示一种结构及各别制作程序。

图3根据本发明的又附加态样展示一种结构及各别制作程序。

图4根据本发明的态样展示图1至3的结构的布局图。

具体实施方式

本发明关于半导体结构，并且更尤指具有深沟槽隔离结构的主动及被动组件、以及制造方法。更具体地说，本发明关于用在前端模块收发器中具有深沟槽隔离结构的射频(RF)开关。有助益的是，配合该RF开关使用的深沟槽隔离结构就主体Si衬底、及高电阻率主体Si衬底上设置的装置，改善漏电流、杂讯及线性度(谐波)。

更具体地说，本文中所述的结构及方法配合介于诸装置间的深沟槽隔离结构使用主体Si衬底以防止诸装置空乏区之间出现耦合。相比于SOI衬底，该主体Si衬底的使用将会显著降低成本。举例而言，如所属技术领域中具有通常知识者应理解，主体高电阻率Si衬底的成本会比高电阻率SOI衬底的成本低4到5倍，这导致总制造成本方面显著节省成本。此外，由于这些成本节省，可加入附加处理以改善装置效能，同时相比于SOI应用仍维持显著的成本优势。

在具体实施例中，深沟槽隔离结构围绕FET开关及其它CMOS装置以就诸空乏区提供隔离。事实上，本文中所述的深沟槽隔离结构可配合具有不同衬底偏压的任何主动装置使用。这些深沟槽隔离结构可在双重或三重阱堆叠开关FET中使用，所具间隔是由最小接地规则(例如：沟槽CD及套叠)所限制，不是空乏深度也不是连至相邻堆叠的耦合。如将会论述者，深沟槽隔离由于其深度的关系，有别于已知的沟槽隔离(TI)或浅隔离沟槽(STI)。TI或STI浅到足以(即数微米深的最大值)使用标准硅RIE程序来形成，而本发明所需的深沟槽隔离结构使用贯穿硅通孔蚀刻程序形成数十微米的深度。

在具体实施例中，深沟槽隔离结构可约为例如10μm至150μm深，其可轻易地与造成谐波失真的阱体电荷隔离。在替代具体实施例中，深沟槽隔离结构的深度可经选择而比最高芯片电阻率规格的最坏情况空乏深度(例如：任何后背面研磨深度的最坏情况)更深。此外，深沟槽隔离结构可延展至背面研磨介面，其将会通过排除直流漏电路径，进一步使主动与被动装置彼此解耦。亦注意到的是，无论如何，为符合SOI接地规则及线性度而进行的工程处理在主体Si实作态样中有显著挑战。

本发明的结构可使用若干不同工具以若干方式来制造。不过，大体上，方法及工具是用于形成尺寸属微米及纳米级的结构。用于制造本发明的结构的方法(即技术)已由集成电路(IC)技术所采用。举例而言，这些结构是设置于芯片上，并且在芯片顶端通过光刻工艺所图型化的材料膜中实现。特别的是，制造该结构使用了三个基本建构块：(i)在衬底上沉积材料薄膜，(i i)通过光刻成像术在膜的顶端上涂敷图型化掩模，以及(iii)选择性地对掩模进行膜的蚀刻。

图1根据本发明的态样展示一种结构及各别制作程序。特别的是，结构10是一种具有三重阱(例如：n型三重阱)的RF开关FET，所具的FET开关堆叠是通过深沟槽隔离结构分开。更具体地说，结构10包括以氩布植而在衬底12中形成低移动率区域的衬底12，使得电荷在这些区域中将会具有低移动率。衬底12可以是主体Si，并且更具体地说，可以是具有高电阻率的p-Si操作芯片(handle wafer)。在具体实施例中，高电阻率主体Si衬底的范围如说明性具体实施例，可大约介于1Kohm-cm至大于10Kohm-cm之间。也可考虑高达20Kohm-cm的更高的电阻率。应了解的是，10Kohm-cm的电阻率足以显著降低衬底诱发的谐波失真。在另外的具体实施例中，此衬底可由任何合适的半导体材料所组成，举例如：SiGe、SiGeC、SiC、GaAs、InAs、InP、以及其它III/V族或II/VI族化合物半导体。

仍请参阅图1，n三重阱区14是设于衬底12内。在具体实施例中，n三重阱区14可使用例如磷或砷通过任何现有的离子布植或扩散程序来形成，以取得合适的阱体深度及掺杂轮廓。n三重阱区14可降低晶体管18a、18b的漏电流。p阱区16是在n三重阱区14中形成。在具体实施例中，p阱区16可使用例如硼通过任何现有的离子布植或扩散程序来形成，以取得合适的阱体深度及掺杂轮廓。

多个晶体管18a、18b是在衬底12上形成。在具体实施例中，晶体管18a、18b可以是主动RF装置，例如：RF开关。要注意的是，晶体管18a及18b如所属技术领域已知，可使用源极/漏极/源极/漏极…交替组态阵列中的多个栅极来形成。所示组态因为有两个串联连接的隔离FET而称为2堆叠。如所属技术领域中具有通常知识者应理解，晶体管18a、18b可通过现有的CMOS程序来形成，包括沉积栅极介电质(例如：诸如氧化铪等高k介电质)，然后沉积栅极金属(例如：不同功函数金属)，使用光刻及蚀刻来图型化这些材料(例如：用以形成栅极堆叠的反应性离子蚀刻(RIE)，后面跟着侧壁形成，例如：沉积于栅极堆叠上的氧化物或氮化物材料)。源极区20a与漏极区20b可使用现有的掺质或离子布植程序在衬底12内或衬底12上(就隆起源极/漏极区而言)形成，使得所属技术领域中具有通常知识者无需进一步阐释也会理解。

浅沟槽隔离(STI)结构22是在衬底12中形成，而且更具体地说，是在晶体管18a、18b之间形成。在具体实施例中，STI结构22可形成有p型阱16，并且举一实施例来说，可由氧化物材料所组成。STI结构22可通过使用现有的光刻、蚀刻及沉积步骤，然后使用化学机械研磨(CMP)步骤来形成。在具体实施例中，可在形成晶体管18a、18b前先形成STI结构22。

如图1进一步所示，硅化物区24是在源极与漏极区20a、20b上形成。在具体实施例中，硅化物程序始于在完全形成且图型化的半导体装置上方沉积薄的过渡金属层，例如：镍、钴或钛(例如：经掺杂或离子布植的源极与漏极区20a、20b及各别装置18a、18)。沉积此材料之后，将此结构加热，使此过渡金属与已曝露硅(或如本文中所述的其它半导体材料)在此半导体装置的主动区(例如：源极、漏极、栅极接触区)中起反应，形成低电阻过渡金属硅化物。此反应作用后，通过化学蚀刻移除任何剩余的过渡金属，留下例如晶体管18a、18b等装置的主动区中的硅化物接触部24。可在例如晶体管18a、18b等装置的主动区中硅化物接触部24上方形成阻障层26。阻障层26可以是使用例如CVD程序的现有沉积程序所沉积的阻障氮化物膜。

在具体实施例中，于晶体管18a、18b之间及衬底12内形成深沟槽隔离结构28。在更特定具体实施例中，形成围绕各该晶体管18a、18b的深沟槽隔离结构28。通过提供深沟槽隔离结构28，现可能防止三重阱区与衬底空乏区出现合并，由此减少谐波。此外，深沟槽隔离结构28使n三重阱区14及p阱区16与相邻的n三重阱及p阱区隔离。

在具体实施例中，将会穿过STI结构22并超过三重阱区14的深度而形成深沟槽隔离结构28。当进到衬底12的空乏大于30μm时，若电阻率大于10K ohm-cm，则等于或大于30μm的深沟槽隔离结构28便应该足够。举例而言，在具体实施例中，深沟槽隔离结构28可具有约10μm至约150μm的深度，较佳为30μm至60μm并且甚至更佳为比区域12a更深，其代表衬底12内将这些三重阱区耦合在一起的空乏区。在具体实施例中，深沟槽隔离结构28可用SiO2或其它绝缘体材料来填充。

深沟槽隔离结构28可通过光刻及蚀刻程序(例如：对阻障层26、STI 22及衬底12的材料有选择性的RIE化学作用)，然后通过例如侧壁氧化作用与CVD氧化物填充程序结合的沉积程序来形成。举例而言，可在衬底12上方形成阻剂并使其曝露至能量(光)以形成图型(开口)。具有选择性化学作用的RIE程序可用于形成深沟槽。在具体实施例中，深沟槽可具有约0.1微米至约10微米的宽度；但基于相邻晶体管18a、18b间的特定尺寸，其它尺寸也在本文考虑范围内。在具体实施例中，深沟槽可使用任何方法来蚀刻，包括使用SF6由交替蚀刻所组成的波希蚀刻程序(Bosch etch process)、以及聚合物沉积程序，如所属技术领域已知。深沟槽可用氧化物材料或其它绝缘体材料来填充，然后进行CMP程序。举例而言，深沟槽可与氧化物及氮化物排齐或单独与氧化物排齐，然后用CVD氧化物或其它介电材料来填充。在具体实施例中，氧化物填充程序可通过夹止程序在深沟槽内建立气隙28a，因此，更进一步降低其电容。

深沟槽隔离结构28形成后，层间介电材料30可在此结构的曝露表面上方形成，例如：在晶体管18a、18b及阻障层26上方形成。层间介电材料30可以是使用例如CVD的现有沉积程序所沉积的氧化物材料。接触部32可使用现有的金属或金属合金的光刻、蚀刻及沉积程序在层间介电材料30内形成。接触部32将会与硅化物区24、及晶体管(FET)18a、18b的栅极区直接接触。线路结构34的配线层及其它后端再次地使用现有的CMOS沉积及图型化程序形成而与接触部32接触。要注意的是，可在IC制造程序中的任何步骤形成深沟槽，例如：在STI程序22前形成。

图2根据本发明的附加态样展示一种结构及各别制作程序。更具体地说，图2所示的结构10'包括图1所述的结构及材料，差别在于已将三重阱区移除。亦即，在图2所示的具体实施例中，p阱区14是在衬底12中形成。无三重阱的结构可称为双重阱。

举例而言，图2展示可用氩布植以在衬底12中形成低移动率区域的衬底12。衬底12可以是主体Si，并且更具体地说，可以是具有高电阻率的p-Si操作芯片，此高电阻率的等级为1Kohm-cm至大于10Kohm-cm，如说明性实施例。多个晶体管18a、18b是在衬底12上形成，通过STI 22结构来分开。在具体实施例中，晶体管18a、18b可以是主动RF装置，例如：RF开关。硅化物区24是在源极与漏极区20a、20b上形成，并且与接触部32接触。

在本具体实施例中，于晶体管18a、18b之间及衬底12内形成深沟槽隔离结构28，其超过p阱区16的深度，并且更具体地说，低于空乏区12a。在本具体实施例中，三重阱区的排除是通过将连至p型阱接面的三重阱、及连至衬底接面的三重阱排除来减少谐波。深沟槽隔离结构28使p阱区与相邻的p阱区隔离，并且与高电阻率衬底内的低电平电流进一步隔离。

图3根据本发明的又附加态样展示一种结构及各别制作程序。更具体地说，图3所示的结构10”包括图2所述的结构及材料，差别在于深沟槽隔离结构28'现延展至背面研磨介面12c。在一替代具体实施例中，图3所示的结构10”可包括图1所述的结构及材料(例如：三重阱)，差别在于深沟槽隔离结构28'现延展至背面研磨介面12c。在任一情境中，衬底12的背面是接地而使深沟槽隔离结构28'曝露。按照这种方式，深沟槽隔离结构28完全排除直流漏电路径，因为背面研磨介面12c下面的芯片在芯片磨光步骤(wafer finishing step)遭受移除。所示深沟槽隔离28’底端表面以介电质来填充。在具体实施例中，底端介面可通过芯片正面处理、芯片背面处理来填充，或可部分或完全留下空心。若是通过芯片背面处理来填充，则填充材料可以是绝缘体或导体。唯一的要求是，深沟槽隔离28’中有一些用以提供机械稳定性的介电质。

图4根据本发明的态样展示图1至3的结构的俯视布局图。更具体地说，布局图100展示多个并联对准的晶体管18，例如：RF开关或其它FET。源极与漏极区20设于多个晶体管18之间。所示共栅极50是连接至多个晶体管18的各者。在具体实施例中，共栅极50举例而言，可以是多晶栅极。深沟槽隔离结构28可设于共栅极50的侧边下面及/或侧边上、或以上的任何组合。举例而言，深沟槽隔离结构28”可位在共栅极50a下面，而深沟槽隔离结构28”'可位在共栅极50b的侧边上。应进一步了解的是，图4所示的多个布局可设有在多个晶体管18的上部与下部间共用的深沟槽隔离结构28。

对照本文中所述的结构，高电阻率p-Si操作芯片应用通过减少衬底载子诱发的谐波来改善线性度；然而，高电阻率空乏区可伸入衬底5μm至100μm深或更深入，导致邻接的诸装置间出现漏电并导致谐波失真。三重阱阻绝各空乏区(即邻接的p型阱的各空乏区)出现合并，并且防止直流衬底电流与p阱区及FET交互作用。然而，合并的三重阱空乏区可能会因介于各n型三重阱区间的耦合而导致谐波失真，添增寄生电容，使诸如断开电容(Coff)等NFET开关电气特性衰减，并且增加成本。三重阱区也会导致额外的电气接面，使非线性电容增大，进一步使谐波失真增加。这些问题现通过实施本文所述的结构及方法而以更低成本来因应并解决。要注意的是，虽然所示描述指NFET开关，但高电阻率硅衬底上形成的任何主动或被动装置都可使用本制作程序，并且产生用以改善装置隔离及线性度的结构。

本方法如以上所述，是用于制造集成电路芯片。产生的集成电路芯片可由制造商以空白芯片形式(也就是说，作为具有多个未封装芯片的单一芯片)、当作裸晶粒、或以封装形式来配送。在后例中，芯片是嵌装于单芯片封装件(例如：塑料载体，有导线黏贴至主板或其它更高层次载体)中、或多芯片封装件(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。在任一例子中，该芯片接着与其它芯片、离散电路元件、及/或其它信号处理装置整合成下列的部分或任一者：(a)诸如主板的中间产品，或(b)最终产品。最终产品可以是任何包括集成电路芯片的产品，范围涵盖玩具及其它具有显示器、键盘或其它输入装置的低阶应用至进阶电脑产品、以及中央处理器。

本发明的各项具体实施例的描述已为了说明目的而介绍，但用意不在于穷举或受限于所揭示的具体实施例。许多修改及变例对于所属技术领域中具有通常知识者将会显而易知，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改进、或让所属技术领域中具有通常知识者能够理解本文中所揭示的具体实施例而选择。