本发明涉及半导体制造技术领域，特别涉及一种全耗尽soi结构的制作方法。
背景技术：
在绝缘体上硅(soi)技术中，在覆盖例如氧化硅的绝缘材料层的薄硅层上形成金属氧化物半导体场效晶体管(mosfet)。形成在soi上的装置提供优于其大块对应物的许多优点。举例来说，soi装置一般具有减少的结电容、小到没有的反向主体效应、软错误免疫性、完全的介电隔离以及小到没有的栓锁效应。因此，soi技术可实现较高速的性能、较高的组装密度以及减少的功率消耗。
现有技术中，存在两种类型的常规soi结构：部分耗尽soi(pd-soi)结构以及全耗尽soi(fd-soi)结构。其中，在32nm/28nm及以下节点的高阶半导体制造工艺中，包含全耗尽soi结构(fd-soi)的晶圆(全耗尽晶圆)主要由埋氧层(box)和box之上的极薄硅层组成，从而为在此层建成的晶体管提供独特性能，fd-soi以极薄的顶层确保了晶体管的各种关键属性。与传统bulkcmos相比，在保持相同性能的前提下，全耗尽晶圆可节省高达40％的功耗。同样，依据不同的设计优化，以全耗尽晶圆为基础的处理器峰值性能最高可提升60％。特别是，使用fd-soi的后向偏置技术可以提供更宽动态范围的性能。
技术实现要素：
针对现有技术中存在的技术问题，本发明旨在改进fd-soi的制备工艺，降低生产成本，并提供一种新的具有背栅(back-gate)的全耗尽soi结构。
具体地，本发明采用如下技术方案：
一种全耗尽soi结构的制作方法，其包括以下步骤：
s1：提供一半导体衬底，在所述半导体衬底的顶面设置有一埋氧层；在所述埋氧层的顶面上形成一半导体材料层，并对所述半导体材料层进行图形化；
s2：在图形化后的半导体材料层的顶面和两侧面上形成一沟道材料层，以形成一第一复合结构；
s3：去除第一复合结构中的半导体材料层，保留第一复合结构中的沟道材料层，使得保留的沟道材料层与所述埋氧层围成一第一空腔；
s4：在所述保留的沟道材料层的顶面和两侧面上以及所述埋氧层的顶面上形成一第一高介电材料层，并在所述第一空腔的内壁上形成一第二高介电材料层，所述第二高介电材料层围成一第二空腔；然后，在所述第一高介电材料层上形成一第一金属背栅材料层，并填充所述第二空腔以形成一第二金属背栅材料层；
s5：去除所述第一高介电材料层和所述第一金属背栅材料层，从而暴露出了沟道材料层；
s6：依次对沟道材料层、所述第二高介电材料层进行图形化，以在俯视图中于图形化后的沟道材料层和图形化后的第二高介电材料层的两端各暴露出一段第二金属背栅材料层，以形成第二复合结构；
s7：在所述第二复合结构的表面覆盖一氧化层，然后，减薄所述氧化层，以使减薄后的所述氧化层的顶面与所述第二复合结构中的沟道材料层的顶面齐平，以使所述沟道材料层两侧的所述氧化层形成浅沟槽隔离结构(sti)；
s8：继续完成剩余的栅极制备工艺、源漏极制备工艺，以进一步形成全耗尽soi结构；此步骤中的这些工艺都是本领域中的常规技术手段，并且不涉及本发明的发明点，因此不再赘述。
优选地，在上述全耗尽soi结构的制作方法的所述s1中，所述半导体材料层的材质为si。
优选地，在上述全耗尽soi结构的制作方法的所述s2中，所述沟道材料层的材质选自以下任一种：sige，sic，si。基于nmos管和pmos管结构的不同，可选择合适的沟道材料层的材质；其中，值得说明的是，当所述半导体材料层的材质为si时，所述沟道材料层的材质可为sige或sic；当所述半导体材料层的材质为si以外的半导体材质时，例如为ge时，所述沟道材料层的材质可为si。
优选地，在上述全耗尽soi结构的制作方法的所述s2中，所述沟道材料层的厚度≤100nm。
优选地，在上述全耗尽soi结构的制作方法的所述s2中，所述沟道材料层通过外延生长形成。
优选地，在上述全耗尽soi结构的制作方法的所述s3中，采用湿法刻蚀去除所述第一复合结构中的半导体材料层。此外，在上述s2和s3之间，可选地包括以下步骤：对所述第一复合结构中的沟道材料层的两端进行刻蚀，以在该沟道材料层的两端下方各暴露出一段半导体材料层，以便于后续在所述s3中实施湿法刻蚀；在此基础上进一步优选地，在俯视图中，上述暴露出的每一段半导体材料层的长度＜5nm。
优选地，在上述全耗尽soi结构的制作方法的所述s4中，采用原子层沉积方法(ald)分别形成所述第一高介电材料层、所述第二高介电材料层、所述第一金属背栅材料层和所述第二金属背栅材料层。
优选地，在上述全耗尽soi结构的制作方法的所述s5中，采用湿法刻蚀去除所述第一高介电材料层和所述第一金属背栅材料层。
优选地，在上述全耗尽soi结构的制作方法的所述s6中，暴露出的每一段所述第二金属背栅材料层的长度＞20nm。
优选地，在上述全耗尽soi结构的制作方法的所述s7中，采用化学机械抛光方法(cmp)减薄所述氧化层，所述氧化层的材质为氧化硅。
因此，按照本发明所提供的制作方法制得的全耗尽soi结构具有背栅，并且，采用本发明所提供的技术方案，能够获得以下有益的技术效果：
本发明所提供的特定步骤s1～s8的实施，改进了fd-soi的制备工艺，降低了生产成本，并且使得包含该具有背栅的全耗尽soi结构的半导体器件能够更好地发挥出性能优势，并显著地节省功耗；因此，所述全耗尽soi结构的制作方法及依据该制作方法制得的产品均具有广阔的应用前景与良好的市场潜力。
附图说明
图1为根据本发明所述的全耗尽soi结构的制作方法的流程框图；
图2为根据本发明所述的全耗尽soi结构的制作方法的s1对应的结构示意图；
图3为根据本发明所述的全耗尽soi结构的制作方法的s2对应的结构示意图；
图4为根据本发明所述的全耗尽soi结构的制作方法的s3对应的结构示意图；
图5为根据本发明所述的全耗尽soi结构的制作方法的s4对应的结构示意图；
图6为根据本发明所述的全耗尽soi结构的制作方法的s5对应的结构示意图；
图7为根据本发明所述的全耗尽soi结构的制作方法的s6对应的结构示意图；
图8为根据本发明所述的全耗尽soi结构的制作方法的s7对应的结构示意图；
图9为根据本发明所述的全耗尽soi结构的制作方法的s8对应的结构示意图；
图10为根据本发明所述的全耗尽soi结构的制作方法的s2和s3之间可选的步骤对应的结构示意图；
其中，1-半导体衬底，2-埋氧层，3-半导体材料层，4-沟道材料层，5-第一空腔，6-第一高介电材料层，7-第二高介电材料层，8-第二空腔，9-第一金属背栅材料层，10-第二金属背栅材料层，11-氧化层，d1-暴露出的每一段半导体材料层的长度，d2-暴露出的每一段第二金属背栅材料层的长度。
具体实施方式
本领域技术人员在阅读以下具体实施方式并参照附图之后，将更易于理解本发明的内容。下面结合具体实施方式对本发明作进一步阐述，但本发明并不限于以下实施方式。
参见图1，本发明所提供的全耗尽soi结构的制作方法包括步骤s1～s8。
如图2所示，实施s1：首先提供一半导体衬底1，在所述半导体衬底1的顶面设置有一埋氧层2；在所述埋氧层2的顶面上形成一半导体材料层3，并对所述半导体材料层3进行图形化。
如图3所示，实施s2：在图形化后的半导体材料层3的顶面和两侧面上形成一沟道材料层4，以形成一第一复合结构；其中，所述第一复合结构由半导体材料层3、沟道材料层4和埋氧层2组成。
如图4所示，实施s3：去除第一复合结构中的半导体材料层3，使得保留的沟道材料层4与所述埋氧层2围成一第一空腔5；
如图5所示，实施s4：在所述保留的沟道材料层4的顶面和两侧面上以及所述埋氧层2的顶面上形成一第一高介电材料层6，并在所述第一空腔5的内壁上形成一第二高介电材料层7，所述第二高介电材料层7围成一第二空腔8(参见图5中的左图(a))；然后，在所述第一高介电材料层6上形成一第一金属背栅材料层9，并填充所述第二空腔8以形成一第二金属背栅材料层10(参见图5中的右图(b))。
如图6所示，实施s5：去除所述第一高介电材料层6和所述第一金属背栅材料层9。
如图7所示，实施s6：依次对沟道材料层4、所述第二高介电材料层7进行图形化，以在俯视图中于图形化后的沟道材料层4和图形化后的第二高介电材料层7的两端各暴露出一段第二金属背栅材料层10，以形成第二复合结构；其中，所述第二复合结构由埋氧层2、沟道材料层4、第二高介电材料层7以及第二金属背栅材料层10组成。
如图8所示，实施s7：在所述第二复合结构的表面覆盖一氧化层11(参见图8中的左图(c))，然后，减薄所述氧化层11，以使减薄后的所述氧化层11的顶面与所述第二复合结构中的沟道材料层4的顶面齐平(参见图8中的右图(d))，以使所述沟道材料层4两侧的所述氧化层11形成浅沟槽隔离结构(sti)；
如图9所示，实施s8：继续完成剩余的栅极制备工艺、源漏极制备工艺，以进一步形成全耗尽soi结构；其中，形成的背栅包括沟道材料层4下方的第二高介电材料层7与第二金属背栅材料层10。
在一个优选实施例中，所述s1中的所述半导体材料层3的材质为si，此时，所述s2中的所述沟道材料层4的材质为sige。
在另一个优选实施例中，所述s1中的所述半导体材料层3的材质为si，此时，所述s2中的所述沟道材料层4的材质为sic。
在另一个优选实施例中，所述s1中的所述半导体材料层3的材质为ge，此时，所述s2中的所述沟道材料层4的材质为si。
在一个优选实施例中，所述s2中的所述沟道材料层4的厚度≤100nm。
在一个优选实施例中，所述s2中的所述沟道材料层4通过外延生长形成。
此外，参见图10，在一个可选的实施例中，在所述s2和s3之间还包括以下步骤：对所述第一复合结构中的沟道材料层4的两端进行刻蚀，以在该沟道材料层4的两端下方各暴露出一段半导体材料层3；在一个进一步优选的实施例中，如图10所示，在该俯视图中，上述暴露出的每一段半导体材料层的长度d1＜5nm。
在一个优选实施例中，在所述s3中，采用湿法刻蚀去除所述第一复合结构中的半导体材料层3。
在一个优选实施例中，在所述s4中，采用原子层沉积方法(ald)分别形成所述第一高介电材料层6、所述第二高介电材料层7、所述第一金属背栅材料层9和所述第二金属背栅材料层10。
在一个优选实施例中，在所述s5中，采用湿法刻蚀去除所述第一高介电材料层6和所述第一金属背栅材料层9。
在一个优选实施例中，在所述s6中，如图7的俯视图所示，暴露出的每一段所述第二金属背栅材料层的长度d2＞20nm。
在一个优选实施例中，在所述s7中，采用化学机械抛光方法(cmp)减薄所述氧化层11，所述氧化层11的材质为氧化硅。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。