包括支撑图案的半导体器件的制作方法

本公开涉及包括支撑图案的半导体器件。

背景技术：

半导体器件由于其小尺寸、多功能和/或低制造成本而被认为是电子工业中的重要因素。半导体器件正随着电子工业的发展而被高度集成，例如为了半导体器件的高集成度，半导体器件的图案的线宽被减小。然而，需要新的曝光技术和/或昂贵的曝光技术来减小图案的线宽以促进半导体器件的高度集成。因此，已经对新的集成技术进行了研究，例如在动态随机存取存储器(DRAM)存储器件中将字线埋入半导体衬底内部。

技术实现要素：

根据示例性实施方式，一种半导体器件可以包括：在半导体衬底上的多个柱结构；以及支撑图案，其与所述多个柱结构的每个的至少一部分接触，支撑图案将所述多个柱结构彼此连接，其中支撑图案包括暴露所述多个柱结构的侧表面的支撑孔，支撑孔包括彼此间隔开的第二支撑孔和至少一个第一支撑孔，第一支撑孔和第二支撑孔具有彼此不同的形状。

根据示例性实施方式，一种半导体器件可以包括：在半导体衬底上的多个柱结构，半导体衬底包括单元区域和虚设区域；以及支撑图案，其与所述多个柱结构的每个的至少一部分接触，支撑图案将所述多个柱结构彼此连接，其中支撑图案包括暴露所述多个柱结构的侧表面的支撑孔，支撑孔包括彼此间隔开的多个第一支撑孔和至少一个第二支撑孔，其中所述多个第一支撑孔具有与所述至少一个第二支撑孔的形状不同的形状，以及其中支撑孔在单元区域上。

根据示例性实施方式，一种半导体器件可以包括：在半导体衬底上的多个电极柱；以及支撑图案，其与所述多个电极柱的每个的至少一部分接触，支撑图案将所述多个电极柱彼此连接，其中支撑图案包括穿过其的支撑孔，支撑孔包括彼此间隔开的至少一个第一支撑孔和至少一个第二支撑孔，第一支撑孔和第二支撑孔在俯视图中具有彼此不同的形状。

附图说明

通过参照附图详细描述示例性实施方式，特征对本领域普通技术人员将变得明显，附图中：

图1示出根据示例性实施方式的半导体器件的俯视图。

图2示出沿图1的线C-C'截取的剖视图。

图3示出沿图1的线D-D'截取的剖视图。

图4示出图1的底电极的布置的俯视图。

图5至11示出底电极与支撑孔之间的关系的俯视图。

图12示出根据另外的示例性实施方式的半导体器件的沿着图1的线C-C'的剖视图。

图13至16示出制造具有图2的剖面的半导体器件的方法中的阶段的剖视图。

图17示出根据示例性实施方式的用于形成支撑孔的掩模图案的俯视图。

具体实施方式

在下文中将结合附图详细描述示例性实施方式。

图1是示出根据示例性实施方式的半导体器件的俯视图。图2是沿图1的线C-C'截取的剖视图。图3是沿图1的线D-D'截取的剖视图。图4是示出图1的下电极的布置的俯视图。

参照图1至4，半导体衬底102可以被提供。半导体衬底102可以包括实际单元区域A和虚设单元区域B。如图1中所示，虚设单元区域B可以围绕实际单元区域A。实际单元区域A和虚设单元区域B可以设置在单元阵列区域的存储块部分上。外围电路区域或核心区域可以位于虚设单元区域B外部。实际单元区域A可以是其中布置和操作实际存储单元的区域。虚设单元区域B可以具有与实际单元区域A的结构相似的结构，并且可以是其中布置不可操作的虚设存储单元的区域。虚设存储单元可以被形成以防止例如实际单元区域A中的图案形状在光刻工艺期间由于单元存储区域的边缘区域处的光的干涉或衍射而变形。此外，在蚀刻工艺中，单元存储区域可以在其边缘区域中具有与在其中央区域中不同的蚀刻条件，例如从而在图案之间产生电桥。因此，虚设存储单元可以被形成以使单元存储区域的边缘区域具有与单元存储区域的中央区域中的蚀刻条件相同的蚀刻条件，例如虚设单元区域B可以是实际单元区域A的边缘区域以有助于遍及整个实际单元区域A的相同的蚀刻条件。

半导体衬底102可以是例如单晶硅衬底。层间电介质层104可以设置在半导体衬底102上。层间电介质层104可以由例如硅氧化物层形成。多个底电极接触106穿透层间电介质层104以电连接到半导体衬底102。底电极接触106可以包括杂质掺杂的多晶硅图案、钛氮化物层和钨层中的至少一种。

虽然未在图中示出，但是半导体衬底102可以在其中配置有限定有源区的器件隔离层。字线可以被掩埋在半导体衬底102中。栅极电介质层和盖图案可以使字线与半导体衬底102绝缘。源极/漏极区可以被提供为在字线的每个的相反侧上包括设置在半导体衬底102中的杂质区。在字线的每个的一侧上的杂质区可以电连接到对应的位线。底电极接触106可以每个电连接到在字线的每个的另一侧上的杂质区。

蚀刻停止层108可以设置在层间电介质层104上。蚀刻停止层108可以由例如硅氮化物层形成。底电极BE和DBE分别穿透蚀刻停止层108以与对应的底电极接触106接触。在本说明书中，设置在实际单元区域A上的底电极BE被称为实际底电极BE，设置在虚设单元区域B上的底电极DBE被称为虚设底电极DBE。注意，在图1中，实际底电极BE由实边界线示出，虚设底电极DBE由虚边界线示出。虚设底电极DBE中的一些可以布置在实际单元区域A上，并设置在实际单元区域A的边缘部分上以致与虚设单元区域B相邻。底电极BE和DBE的全部可以具有相同的形状并由相同的材料形成。例如，底电极BE和DBE可以由钛氮化物或杂质掺杂的多晶硅形成。

底电极BE和DBE可以是电极柱，即柱结构。就是说，底电极BE和DBE可以具有在俯视图中拥有圆形剖面的柱形状并且具有在剖视图(图2)中没有内部空腔的插塞形状。底电极BE和DBE可以分别包括在实际单元区域A上的存储柱结构和在虚设单元区域B上的虚设柱结构。存储柱结构可以执行存储功能，而虚设柱结构可以不执行存储功能。

参照图4，底电极BE和DBE可以以相同的间隔彼此间隔开。就是说，底电极BE和DBE可以在俯视图中具有圆形的剖面，并且连接最为相邻的圆形的中心点的直线3可以是相同的，例如每两个相邻的圆形的中心点之间的距离可以是相同的。当连接围绕中心底电极BE或DBE的六个底电极BE和DBE的中心点时，可以获得六边形的蜂巢形状。由于底电极BE和DBE以相同的间隔彼此间隔开，因此电介质层和顶电极可以在随后的工艺中形成为具有均匀的厚度。

如图1-2中所示，底电极BE和DBE可以具有与支撑图案112接触的上侧壁，例如支撑图案112可以延伸为接触底电极BE和DBE中的相邻底电极的上侧壁的上部以支撑底电极BE和DBE。支撑图案112可以由例如硅氮化物层形成。支撑图案112可以与所有底电极BE和DBE的侧壁接触。如图1中所示，支撑图案112可以包括支撑孔1a、1b和1c。注意，支撑图案112在图1中以纯灰色表示。

详细地，如图1中所示，支撑孔1a、1b和1c可以设置在实际单元区域A上，而不是在虚设单元区域B上。就是说，支撑孔1a、1b和1c可以仅设置在实际单元区域A上，所以虚设单元区域B上可以没有支撑孔1a、1b和1c(或其部分)。在实际单元区域A中，支撑孔1a、1b和1c可以部分地暴露所有实际底电极BE的侧表面，例如支撑孔1a至1c可以形成为使得实际底电极BE的每个的侧表面的一部分面对支撑孔。支撑孔1a、1b和1c可以暴露布置在实际单元区域A上的一些虚设底电极DBE。

支撑孔1a、1b和1c可以包括第一支撑孔1a、第二支撑孔1b和第三支撑孔1c。第一支撑孔1a至第三支撑孔1c可以具有彼此不同的平面形状。第一支撑孔1a可以被提供成多个。第一支撑孔1a可以是占据支撑孔1a、1b和1c中的大多数的多数孔，例如全部支撑孔1a至1c中的大多数支撑孔是第一支撑孔1a。例如，第一支撑孔1a的总数可以大于第二支撑孔1b的总数和/或第三支撑孔1c的总数。第一支撑孔1a可以布置在实际单元区域A的中央部分上。第一支撑孔1a中的一些也可以设置在实际单元区域A的边缘部分上。实际单元区域A可以在其边缘部分处配置有至少一个第二支撑孔1b和至少一个第三支撑孔1c。

图5至11是示出底电极BE、DBE与支撑孔1a至1g之间的关系的俯视图。

参照图5，当将第一支撑孔1a的侧壁与通过第一支撑孔1a暴露的底电极BE和DBE的中心点连接时，可以在俯视图中获得圆形。例如，第一支撑孔1a可以在俯视图中具有圆形的剖面，其中圆形的周界延伸穿过三个相邻底电极BE和DBE的中心点，以及其中圆形的中心在所述三个相邻底电极BE和DBE之间的区域的中心处。第一支撑孔1a可以部分地暴露所述三个相邻底电极BE和DBE的侧壁。

参照图6，当将第二支撑孔1b的侧壁与通过第二支撑孔1b暴露的底电极BE和DBE的中心点连接时，可以在俯视图中获得连接五个底电极BE和DBE的四边形。例如，第二支撑孔1b可以在俯视图中具有梯形的剖面，其中梯形的第一边连接两个相邻底电极BE和DBE的中心点，梯形的第二边平行于第一边且连接三个相邻底电极BE和DBE的中心点。第二支撑孔1b可以部分地暴露五个底电极BE和DBE的侧壁。

参照图7，当将第三支撑孔1c的侧壁与通过第三支撑孔1c暴露的底电极BE和DBE的中心点连接时，可以在俯视图中获得连接四个底电极BE和DBE的四边形。例如，第三支撑孔1c可以在俯视图中具有菱形的剖面，其中菱形的每个边连接两个相邻底电极BE和DBE的中心点。

支撑孔1a、1b和1c可以不限于此，而是被各种各样地改变。这将在下面参照图8-11被描述。

参照图8，支撑图案112可以包括第四支撑孔1d。当将第四支撑孔1d的侧壁与通过第四支撑孔1d暴露的底电极BE和DBE的中心点连接时，可以在俯视图中获得等边三角形。例如，第四支撑孔1d可以在俯视图中具有等边三角形的剖面，其中等边三角形的每个边连接两个相邻底电极BE和DBE的中心点。

参照图9，支撑图案112可以包括第五支撑孔1e。当将第五支撑孔1e的侧壁与通过第五支撑孔1e暴露的底电极BE和DBE的中心点连接时，可以在俯视图中获得(具有120°的一个角的)等腰三角形。例如，第五支撑孔1e可以在俯视图中具有等腰三角形的剖面，其中等腰三角形的每个边连接两个相邻底电极BE和DBE的中心点。

参照图10，支撑图案112可以包括第六支撑孔1f。当将第六支撑孔1f的侧壁与通过第六支撑孔1f暴露的底电极BE和DBE的中心点连接时，可以在俯视图中获得变形的六边形。例如，第六支撑孔1f可以在俯视图中具有变形的六边形的剖面，其中六边形的每个边连接两个相邻底电极BE和DBE的中心点。

参照图11，支撑图案112可以包括第七支撑孔1g。当将第七支撑孔1g的侧壁与通过第七支撑孔1g暴露的底电极BE和DBE的中心点连接时，可以在俯视图中获得变形的七边形。例如，第七支撑孔1g可以在俯视图中具有变形的七边形的剖面，其中七边形的每个边连接两个相邻底电极BE和DBE的中心点。

第二支撑孔1b至第七支撑孔1g中的至少一个可以设置在图1的支撑图案112中的实际单元区域A的边缘部分上。支撑孔1a至1g中的一个可以同时部分地暴露三到七个底电极BE和DBE的侧壁。支撑孔1a至1g的数量可以是至少一个。

参照回图2，电介质层124可以共形地覆盖支撑图案112的暴露表面以及底电极BE和DBE的暴露表面，并且顶电极TE可以形成在电介质层124上，例如以填充底电极BE和DBE之间的空间并在底电极BE和DBE上方延伸。就是说，因为支撑孔1a、1b和1c在制造阶段期间部分地暴露所有实际底电极BE的侧表面，所以电介质层124可以共形地覆盖底电极BE和DBE的面对支撑孔的暴露表面。例如，图2示出填充以电介质层124和顶电极TE的(在最左的两个实际底电极BE之间的)第一支撑孔1a的一部分。电介质层124可以由例如表现出比硅氧化物层的介电常数更大的介电常数的诸如铝氧化物层的金属氧化物层形成。顶电极TE可以由例如钛氮化物层、钨层、杂质掺杂的多晶硅层和杂质掺杂的硅锗层中的至少一种形成。

如上所述，在根据一示例性实施方式的半导体器件中，支撑底电极BE和DBE的支撑图案112可以包括具有彼此不同的形状的支撑孔1a至1g中的至少一个，例如支撑图案112中的支撑孔中的至少两个可以具有彼此不同的形状。照此，支撑孔1a至1g可以全部放置在实际单元区域A中以暴露在实际单元区域A上用作存储器的所有实际底电极BE的侧表面，而没有延伸到虚设单元区域B中。此外，由于支撑图案112中的支撑孔的形状不全部彼此相同，因此支撑图案112中的支撑孔的形状中的至少一种可以被调整以确保支撑图案112的所有支撑孔在实际单元区域A内而没有延伸到虚设单元区域B中，从而不需要将支撑图案112的宽度水平地延伸到外围电路区域中。此外，由于支撑孔1a至1g暴露实际单元区域A中的所有实际底电极BE的侧表面，因此电介质层124和顶电极TE可以被沉积为具有均匀的厚度而没有底电极BE的倒塌。

图12示出根据另外的示例性实施方式的半导体器件的沿图1的线C-C'的剖视图。参照图12，底电极BE和DBE可以具有中空的杯形状。电介质层124和顶电极TE也可以形成为与底电极BE和DBE的内表面共形。

图13至16是示出制造具有图2的剖面的半导体器件的方法中的阶段的剖视图。图17是示出根据示例性实施方式的用于形成支撑孔的掩模图案的俯视图。

参照图13，半导体衬底102可以被提供。虽然未在图中示出，但是有源区可以通过在半导体衬底102中形成器件隔离层而被限定。字线可以在半导体衬底102中形成。字线可以通过栅极电介质层和盖图案与半导体衬底102绝缘。杂质区可以在字线的每个的相反侧上在半导体衬底102中形成。位线可以在半导体衬底102上形成，并因而每个电连接到在字线的每个的一侧上的杂质区。

层间电介质层104可以在半导体衬底102上形成。层间电介质层104可以被蚀刻以形成暴露每个在衬底102中在字线的每个的另一侧上的杂质区的接触孔，并且接触孔可以用导电材料填充，接着是对导电材料的平坦化工艺以形成底电极接触106，例如底电极接触106的顶部可以与层间电介质层104的顶部齐平。

蚀刻停止层108可以在层间电介质层104上和底电极接触106上形成。第一模制层110、支撑层112a和第二模制层114可以在例如直接在蚀刻停止层108上顺序地形成。蚀刻停止层108可以由相对于第一模制层110具有蚀刻选择性的材料形成。例如，蚀刻停止层108可以由硅氮化物层形成，第一模制层110和第二模制层114可以由基于硅氧化物的材料形成。当多晶硅不被用于形成下面将讨论的底电极BE和DBE时，第一模制层110和第二模制层114可以由多晶硅层或硅锗层形成。支撑层112a可以由例如硅氮化物层形成。第一掩模图案116可以在第二模制层114上形成为限定用于下面将讨论的底电极孔的开口，例如第一掩模图案116的开口可以重叠底电极接触106。第一掩模图案116可以包括例如光致抗蚀剂图案。

参照图14，第一掩模图案116可以用作蚀刻掩模以顺序地图案化第二模制层114、支撑层112a和第一模制层110，从而暴露蚀刻停止层108。然后，暴露的蚀刻停止层108可以被蚀刻以形成暴露底电极接触106的顶表面的底电极孔118。

参照图15，第一掩模图案116可以被去除。例如，当第一掩模图案116由光致抗蚀剂图案形成时，灰化工艺可以被采用以去除第一掩模图案116。因此，第二模制层114的顶表面可以被暴露。随后，导电层可以在底电极孔118中被形成例如被堆叠，例如以完全地填充底电极孔118，接着是对导电层的平坦化蚀刻工艺以暴露第二模制层114的顶表面并且同时在对应的底电极孔118中形成底电极BE、DBE。

参照图16和17，第二掩模图案120可以在底电极BE、DBE上和第二模制层114上形成。第二掩模图案120可以具有限定图1及图5至11中公开的支撑孔1a至1g的形状的开口。例如，当只有第一支撑孔1a至第三支撑孔1c被包括在下面讨论的支撑图案112中时，第二掩模图案120可以包括具有与第一支撑孔1a至第三支撑孔1c的形状和位置对应的形状和位置的第一掩模孔122a、第二掩模孔122b和第三掩模孔122c。例如，如图17中所示，第一掩模孔122a可以具有圆形形状，第二掩模孔122b可以具有梯形形状，第三掩模孔122c可以具有菱形形状。第一掩模孔至第三掩模孔122a、122b和122c可以放置为仅重叠实际单元区域A的部分。由于第二掩模孔122b和第三掩模孔122c具有与第一掩模孔122a的形状(即圆形形状)不同的形状例如多边形形状，因此第一掩模孔至第三掩模孔122a、122b和122c可以仅设置在实际单元区域A中。

根据实施方式，光刻工艺可以被执行以在第二掩模图案120中形成第一掩模孔122a至第三掩模孔122c。通常，考虑到可能潜在地导致掩模孔中的一些至少部分地延伸到虚设单元区域中例如重叠虚设单元区域的光刻工艺的工艺余量，支撑图案的水平宽度会朝着外围区域或核心区域被延伸。就是说，考虑到光刻工艺的工艺余量，如果所有掩模孔具有相同的形状(例如圆形)，则这样的掩模孔中的一些将会延伸到虚设单元区域中，例如至少部分地重叠虚设单元区域，以便暴露所有实际底电极BE的侧壁，从而要求支撑图案的水平宽度朝外围区域或核心区域延伸。

然而，根据示例实施方式，在实际单元区域A的边缘处的掩模孔例如第二掩模孔122b和第三掩模孔122c的一些形状可以被修改为不是圆形，以便保持被放置于实际单元区域A内，同时还暴露所有实际底电极BE的侧壁。换言之，因为归因于第一掩模孔122a至第三掩模孔122c的不同的形状，第一掩模孔122a至第三掩模孔122c的全部放置在实际单元区域A内，即第一掩模孔122a至第三掩模孔122c中没有一个延伸超过实际单元区域A，所以支撑图案122的水平宽度不必延伸，从而有助于高度集成。

第二掩模图案120可以用作蚀刻掩模以去除第二模制层114的通过第一掩模孔122a至第三掩模孔122c暴露的部分，并且还去除支撑层112的在所去除的第二模制层114下面的部分。结果，第一模制层110的顶表面可以通过所得开口被暴露，同时，支撑图案112可以形成为包括图1的第一支撑孔1a至第三支撑孔1c。

参照回图1和3，第二掩模图案120可以被去除以暴露底电极BE和DBE的侧表面中的一些、第二模制层114的剩余部分的顶部和第一模制层110的顶表面。各向同性蚀刻工艺可以被执行以完全地去除第一模制层110和第二模制层114从而暴露底电极BE和DBE的顶表面和侧表面、蚀刻停止层108的顶表面、以及支撑图案112的顶表面、底表面和侧表面，例如图3示出了支撑图案112的具有通过支撑孔暴露的侧表面的部分。在该步骤中，支撑图案112接触底电极BE和DBE的侧壁的上部，例如连接底电极BE和DBE中的相邻底电极，以防止底电极BE和DBE的倒塌。由于支撑孔1a至1c部分地暴露所有实际底电极BE的侧表面，因此蚀刻剂或蚀刻气体可以通过支撑孔1a至1c朝着所有实际底电极BE的侧表面被提供。因此，不管在实际单元区域A中的位置如何，第一模制层110和第二模制层114在实际底电极BE的侧表面附近可以以均匀的浓度分布或蚀刻速率被例如完全地去除。因此，可以防止实际底电极BE中的一些被过度损坏。

电介质层124可以共形地覆盖支撑图案112的暴露表面以及底电极BE和DBE的暴露表面，并且顶电极TE可以顺序地形成在电介质层124上。因此，半导体器件可以被制造为具有高的集成度和可靠性。

当作总结和回顾，实施方式提供了高度集成的半导体器件。就是说，在根据示例性实施方式的半导体器件中，支撑底电极的支撑图案可以包括具有彼此不同的形状的支撑孔。照此，支撑孔可以暴露在实际单元区域上用作存储器的所有实际底电极的侧表面，而没有延伸到虚设单元区域中。此外，由于支撑孔全部形成在实际单元区域内，因此支撑图案的宽度不需要朝着外围电路区域延伸。此外，支撑孔可以用于选择性地去除模制层而没有对底电极的损坏。电介质层和顶电极可以形成为在实际单元区域上具有均匀的厚度。因此可以实现半导体器件被制造为具有高的集成度和可靠性。

已经在此公开了示例实施方式，并且虽然使用了特定的术语，但是它们仅在一般和描述性的意义上被使用和解释并且不是为了限制的目的。在一些情形下，如在本申请的提交时对本领域普通技术人员将明显地，结合特定实施方式描述的特征、特性和/或元件可以被单独使用或者与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非另有明确地指示。因此，本领域技术人员将理解，可以作出形式和细节上的各种各样的改变而不背离如所附权利要求中阐明的本发明的精神和范围。

2016年12月2日在韩国知识产权局提交的题为“包括支撑图案的半导体器件”的韩国专利申请第10-2016-0163751号通过引用全文合并于此。