能够测试内部信号线的多芯片封装件的制作方法

技术领域

发明构思涉及半导体装置，更具体地，涉及包括用于检测安装在其中的半导体芯片之间的内部信号线的故障的测试电路的多芯片封装件。

背景技术：

由于电子装置包括多个半导体集成电路(或半导体芯片)，所以它们的硬件构造已变得越来越复杂。根据对电子装置小型化和重量减少的需求，为了减少在电子装置中安装的组件的数量，已经开发了包括安装在一个封装件中的多个半导体芯片的多芯片封装件。

安装在多芯片封装件中的半导体芯片通过内部信号线(例如，键合引线)彼此电连接。一些内部信号线可以连接到多芯片封装件的外部端子，因此，可以通过将信号施加到外部端子来检测内部信号线的故障。一些内部信号线使半导体芯片在多芯片封装件内部彼此电互连，并且可能不连接到多芯片封装件的外部端子。需要对多芯片封装件中未连接到外部端子的内部信号线的缺陷进行测试的方法。

技术实现要素：

一些发明构思提供了包括用于检测安装在其中的半导体芯片之间的内部信号线的故障的测试电路的多芯片封装件。

根据发明构思的方面，一种多芯片封装件可以包括：印刷电路板；第一半导体芯片，位于印刷电路板上并包括测试电路；第二半导体芯片，位于印刷电路板上并经由多条内部信号线电连接到第一半导体芯片。测试电路可以被配置为启用第一半导体芯片的与焊盘连接的电路，将互补的数据传输到焊盘之中的至少两个焊盘，并且在与所述至少两个焊盘连接的电路中形成电流路径，从而检测内部键合引线的短路，其中，所述焊盘与所述多条内部信号线接触。

根据发明构思的另一方面，一种多芯片封装件可以包括：印刷电路板；第一半导体芯片，位于印刷电路板上并包括测试电路；第二半导体芯片，位于印刷电路板上并经由多条内部信号线电连接到第一半导体芯片。测试电路可以被配置为启用第一半导体芯片的分别与第一焊盘和第二焊盘连接的第一电路和第二电路，通过第一电路将第一数据输出到第一焊盘，通过第二电路从第二焊盘接收第二数据，并且使第一数据和第二数据中的一个反相，从而检测内部信号线的短路，其中，所述第一焊盘和所述第二焊盘与多芯片封装件的内部信号线接触。

根据发明构思的方面，一种多芯片封装件可以包括：印刷电路板；第一半导体芯片，位于印刷电路板上，第一半导体芯片包括测试电路、多个焊盘、输入驱动器和输出驱动器；第二半导体芯片，位于印刷电路板上，第二半导体芯片经由多条内部信号线与第一半导体芯片的第一焊盘和第二焊盘电连接，所述测试电路包括：写入路径选择电路，被配置为经由输出驱动器将第一数据提供到多个焊盘之中的第一焊盘；读取路径选择电路，被配置为经由输入驱动器从多个焊盘之中的第二焊盘接收第二数据；数据反相电路，被配置为使第一数据和第二数据中的一个反相；第一开关，被配置为将写入路径选择电路的第一数据提供到数据反相电路；第二开关，被配置为将读取路径选择电路的第二数据提供到数据反相电路。

附图说明

通过下面结合附图进行的详细描述，将会更清楚地理解发明构思的示例实施例，在附图中：

图1是根据发明构思的示例实施例的多芯片封装件的剖视图；

图2是用于描述图1的键合引线短路的区域的图；

图3是示出根据发明构思的示例实施例的包括在图1的多芯片封装件中的测试电路的第一半导体芯片的一部分的电路图；

图4和图5是用于描述根据发明构思的示例实施例的测试多芯片封装件的内部键合引线是否短路的方法的图；

图6和图7是概念性地描述根据发明构思的示例实施例的测试在多芯片封装件中内部键合引线是否短路的方法的图；

图8和图9是用于描述根据发明构思的另一示例实施例的测试在多芯片封装件中的内部键合引线是否短路的方法的图；

图10是用于描述根据发明构思的另一示例实施例的测试在多芯片封装件中的内部键合引线是否短路的方法的图；

图11是示出根据发明构思的示例实施例的包括多芯片封装件的嵌入式多媒体卡(eMMC)系统的框图；

图12是示出根据发明构思的示例实施例的包括多芯片封装件的通用闪存存储(UFS)系统的图；以及

图13是示出将根据发明构思的示例实施例的多芯片封装件的存储器装置应用于移动装置的示例的框图。

具体实施方式

图1是根据发明构思的示例实施例的多芯片封装件的剖视图。

参照图1，多芯片封装件100可以包括安装在印刷电路板(PCB)120上的第一半导体芯片130(CHIP 1)和第二半导体芯片141至148(CHIP 2_1至CHIP 2_8)。印刷电路板120可以包括通过绝缘层彼此分离的多个导电层(未示出)和硅通孔(TSV)122。印刷电路板120的导电层(未示出)和TSV 122可以与多芯片封装件100的外部端子110连接。例如，多芯片封装件100的外部端子110可以包括封装球或引线。

例如，多芯片封装件100可以是：层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝夫尔组件中裸片(Die in Waffle Pack，DWP)、晶圆形式裸片(Die in Wafer Form，DWF)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、公制方形扁平封装件(MQFP)、薄方形扁平封装(TQFP)、小外形IC(SOIC)、窄间距小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、或者晶圆级制造的封装(WFP)。

多芯片封装件100可以是具有高容量和高速功能的存储器系统。例如，多芯片封装件100可以是包括基于NAND闪存的非易失性存储器装置和用于控制非易失性存储器装置的存储器控制器的嵌入式多媒体卡(eMMC)装置或通用闪存存储(UFS)装置。第二半导体芯片141至148可以包括NAND闪存。第一半导体芯片130可以是控制第二半导体芯片141至148的存储器控制器。

第一半导体芯片130可以通过第一键合引线A1电连接到多芯片封装件100的外部端子110。第一键合引线A1可以连接在与外部端子110连接的印刷电路板120的TSV 122的焊盘与第一半导体芯片130的焊盘之间。根据示例实施例，第一键合引线A1可以连接在与印刷电路板120的导电层连接的焊盘和第一半导体芯片130的焊盘之间，其中，印刷电路板120的所述导电层连接到外部端子110。

第二半导体芯片141至148可以包括多个非易失性存储器装置。非易失性存储器装置可以包括非易失性存储器装置(例如，NAND闪存、NOR闪存、相变存储器(PRAM)、电阻存储器(ReRAM)或磁阻存储器(MRAM))。在下文中，假设在此描述的非易失性存储器装置是NAND闪存。

非易失性存储器装置包括具有以行(字线)和列(位线)布置的存储器单元的存储器单元阵列。每个存储器单元可以存储1位(单个比特)的数据或M位(多个比特)的数据(其中M为2或更大)。每个存储器单元可以被实现为具有电荷存储层(例如，浮栅或电荷捕获层)的存储器单元或具有可变电阻元件的存储器单元。

存储器单元阵列可以具有单层阵列结构(或二维(2D)阵列结构)或多层阵列结构(或三维(3D)阵列结构)。3D存储器阵列可以一体地形成在基底(例如，诸如硅的半导体基底或者绝缘体上半导体基底)上。3D存储器阵列可以包括：包括设置在硅基底上的有源区的存储器单元阵列的至少一个物理级以及与存储器单元的操作相关并且设置在硅基底上或硅基底中的电路。术语“一体地”意味着构成阵列的每个级的层直接堆叠在阵列的较低级的层的顶部上。

根据示例实施例，3D存储阵列包括沿垂直方向布置的NAND串，使得至少一个存储器单元位于另一存储器单元上。所述至少一个存储器单元可以包括电荷捕获层。公开号为7,679,133、8,553,466、8,654,587、8,559,235美国专利以及公开号为2011/0233648的美国专利申请公开了包括多个级以及在级之间共享的字线和/或位线的3D存储器阵列的构造，这些公开的内容通过引用包含于此。此外，公开号为2014-0334232的美国专利申请和公开号为8,488,381的美国专利也通过引用包含于此。

第二半导体芯片141至148的非易失性存储器装置可以构成由作为存储器控制器的第一半导体芯片130来控制的一个通道。根据示例实施例，与非易失性存储器装置中的另一组独立操作的非易失性存储器装置中的一个组可以分别构造单独的通道。例如，第二半导体芯片141至144可以构成第一通道，第二半导体芯片145至148可以构成第二通道。

第二半导体芯片141至144可以通过第二键合引线B1至B4连接到作为存储器控制器的第一半导体芯片130。第二键合引线B1至B4可以将由第一半导体芯片130提供的命令、地址和/或数据传输到第二半导体芯片141至144。第二键合引线B1至B4可以构成一个通道的信号线。

例如，第二键合引线B1可以连接在第一半导体芯片130与第二半导体芯片141之间，第二键合引线B2可以连接在第二半导体芯片141与第二半导体芯片142之间，第二键合引线B3可以连接在第二半导体芯片142与第二半导体芯片143之间，第二键合引线B4可以连接在第二半导体芯片143与第二半导体芯片144之间。

第二半导体芯片145至148可以通过第三键合引线C1至C4连接到作为存储器控制器的第一半导体芯片130。第三键合引线C1至C4可以将由第一半导体芯片130提供的命令、地址和/或数据传输到第二半导体芯片145至148。第三键合引线C1至C4可以构成另一通道的信号线。

例如，第三键合引线C1可以连接在第一半导体芯片130与第二半导体芯片145之间，第三键合引线C2可以连接在第二半导体芯片145与第二半导体芯片146之间，第三键合引线C3可以连接在第二半导体芯片146与第二半导体芯片147之间，第三键合引线C4可以连接在第二半导体芯片147与第二半导体芯片148之间。

第二键合引线B1至B4和第三键合引线C1至C4构成多芯片封装件100的内部信号线。第二键合引线B1至B4和第三键合引线C1至C4不与多芯片封装件100的外部端子110连接。在装配了多芯片封装件100之后，第二键合引线B1至B4和第三键合引线C1至C4会彼此短路。

例如，多芯片封装件100中的第三键合引线C1的物理长度比其它的键合引线A1、键合引线B1至B4以及键合引线C2至C4的物理长度长。如果第三键合引线C1下垂并变成类似于第三键合引线C1'，那么下垂的第三键合引线C'可能与第二键合引线B4短路。

当第二键合引线B4与第三键合引线C1'短路的多芯片封装件100安装在电子装置上时，电子装置不会正确地工作。因此，发明构思的一些示例实施例提供了多芯片封装件，其能够通过测试多芯片封装件100的键合引线(例如，内部信号线)是否短路来检测有缺陷的多芯片封装件。

图2是用于描述图1的键合引线短路的区域的图。

参照图2，第二键合引线B4与第三键合引线C1'彼此短路。第三键合引线C1'可以连接在第一半导体芯片130的第一键合焊盘212与第二半导体芯片145(CHIP 2_5)的键合焊盘214之间。虽然图1示出第二键合引线B4不直接连接到第一半导体芯片130，但是在通过第二键合引线B4传输的信号是从第一半导体芯片130施加的信号的情况下，可以认为第二键合引线B4连接到第一半导体芯片130。因此，第二键合引线B4可以被示出为连接在第一半导体芯片130的第二键合焊盘222与第二半导体芯片144(CHIP 2_4)的键合焊盘224之间。

第一半导体芯片130可以从第二半导体芯片144和145接收信号(例如，命令、地址和/或数据)，并且将信号输出到第一键合焊盘212和第二键合焊盘222。从第一半导体芯片130输出的信号可以分别通过连接到第二键合焊盘222的第二键合引线B4和连接到第一键合焊盘212的第三键合引线C1'传输到第二半导体芯片144和145。在本示例实施例中，假设由第一半导体芯片130通过第二键合引线B4和第三键合引线C1'传输到第二半导体芯片144和145的信号为数据DATA和/DATA。

在第一半导体芯片130中，第一键合焊盘212和第二键合焊盘222可以分别连接到驱动第一数据DATA和第二数据/DATA的第一输出驱动器210和第二输出驱动器220。

从第一输出驱动器210输出的第一数据DATA可以通过第一键合焊盘212和第三键合引线C1'传输到第二半导体芯片145。从第二输出驱动器220输出的第二数据/DATA可以通过第二键合焊盘222和第二键合引线B4传输到第二半导体芯片144。在本示例实施例中，为了方便解释测试键合引线的短路，下面将描述第一数据DATA和第二数据/数据彼此互补，这意味着第二数据/DATA是第一数据DATA的反相信号。

图3至图5是用于描述根据发明构思的示例实施例的测试多芯片封装件的内部键合引线是否短路的方法的图。图3是示出图1的多芯片封装件100中的第一半导体芯片130的包括测试电路320的部分的电路图。图4和图5是示出对短路的键合引线进行测试的方法的图。

参照图2和图3，第一半导体芯片130包括输入驱动器310、测试电路320、第一输出驱动器210和第二输出驱动器220以及第一键合焊盘212和第二键合焊盘222。第一半导体芯片130还可以包括用于控制第二半导体芯片141至148(图1)的控制逻辑。

通过印刷电路板120的TSV 122(图1)将输入驱动器310连接到多芯片封装件100的外部端子110(图1)。外部端子110可以是在多芯片封装件100的多个外部端子之中的数据端子。

输入驱动器310可以接收施加到数据端子(例如，外部端子110)的数据DATA，并将数据DATA提供给测试电路320。可以将施加到外部端子110的数据DATA用作激活测试电路320的信号(例如，测试使能信号)。

测试电路320可以启用第一半导体芯片130的与键合焊盘连接的输出驱动器，所述键合焊盘接触键合引线A1、键合引线B1至B4以及键合引线C1至C4(图1)。测试电路320可以将互补的数据DATA和/DATA传输到在键合焊盘之中的至少两个键合焊盘，并且可以向与所述至少两个键合焊盘连接的输出驱动器提供电流路径。在电源电压与接地电压之间沿着形成在输出驱动器中的电流路径流动的电流增大的情况下，测试电路320可以确定内部键合引线(或可选地，内部信号线)彼此短路。

根据示例实施例，测试电路320可以启用第一半导体芯片130的与第一键合焊盘212和第二键合焊盘222连接的输出驱动器，所述第一键合焊盘212和所述第二键合焊盘222接触键合引线A1、键合引线B1至B4以及键合引线C1至C4。测试电路320可以通过输出驱动器210将第一数据输出到第一键合焊盘212，并通过输出驱动器220将第二数据输出到第二键合焊盘222。测试电路320可以通过使第一数据和第二数据中的一个反相来检测内部键合引线(或可选地，内部信号线)的短路。

测试电路320包括在测试模式中响应于通过输入驱动器310接收的数据DATA来操作的路径选择电路322和模式发生器324。

在测试模式中，路径选择电路322可以选择将要被同时启用的第一输出驱动器210和第二输出驱动器220。路径选择电路322可以响应于输入驱动器310的输出来产生使能信号EN，并将使能信号EN提供给第一输出驱动器210和第二输出驱动器220。第一输出驱动器210和第二输出驱动器220可以响应于使能信号EN而被同时启用。

模式发生器324可以响应于输入驱动器310的输出产生第一数据DATA和第二数据/DATA。第一数据DATA可以具有与施加到外部端子110的数据DATA相同的逻辑电平，而第二数据/DATA可以具有与数据DATA的逻辑电平相反的逻辑电平。

例如，在模式发生器324中提供的第一数据DATA可以具有逻辑低电平'L'，并且第二数据/DATA可以具有逻辑高电平'H'。在这种情况下，如图4所示，第一输出驱动器210的PMOS晶体管411可以通过具有逻辑低电平'L'的第一数据DATA而导通，第二输出驱动器220的NMOS晶体管422可以通过具有逻辑高电平'H'的第二数据/DATA而导通。

在图4中，可以形成连接电源电压VDD、PMOS晶体管411、第一键合焊盘212、短路的第三键合引线C1'和第二键合引线B4、第二键合焊盘222、NMOS晶体管422和接地电压VSS的第一电流路径I1。

由于第一电流路径I1，所以在多芯片封装件100(图1)中在电源电压VDD与接地电压VSS之间流动的电流会增大。基于在电源电压VDD与接地电压VSS之间流动的电流，可以确定多芯片封装件100的内部键合引线(或可选地，内部信号线)彼此短路，因此多芯片封装件100有缺陷。

根据本示例实施例，通过使用多芯片封装件100的数据端子来测试多芯片封装件100的键合引线(或可选地，内部信号线)的短路。因此，不必须要增加多芯片封装件100的端子数量。因此，可以实现多芯片封装件100的小型化和成本的降低。

由图3的模式发生器324提供的第一数据DATA可以具有逻辑高电平'H'，而第二数据/DATA可以具有逻辑低电平'L'。在这种情况下，如图5所示，第一输出驱动器210的NMOS晶体管412可以通过具有逻辑高电平'H'的第一数据DATA而导通，然而，第二输出驱动器220的PMOS晶体管421可以通过具有逻辑低电平'L'的第二数据/DATA而导通。

在图5中，可以形成连接电源电压VDD、PMOS晶体管421、第二键合焊盘222、短路的第二键合引线B4和第三键合引线C1'、第一键合焊盘212和NMOS晶体管412的第二电流路径I2。

由于第二电流路径I2，所以在多芯片封装件100(图1)中在电源电压VDD与接地电压VSS之间流动的电流会增大。基于在电源电压VDD和接地电压VSS之间流动的电流，可以确定多芯片封装件100的内部键合引线(或可选地，内部信号线)彼此短路，因此多芯片封装件100有缺陷。

图6和图7是概念性地描述根据发明构思的示例实施例的测试在多芯片封装件中内部键合引线是否短路的方法的图。

图6示出了键合焊盘640和650相接触的多芯片封装件600，所述键合焊盘640和650接触键合引线IS11、IS12、IS21、IS22、IS23和IS24。键合引线IS11、IS12、IS21、IS22、IS23和IS24是多芯片封装件600的内部键合引线(或可选地，内部信号线)。多芯片封装件600包括第一键合焊盘610、测试电路630、第二键合焊盘640和第三键合焊盘650。第一键合焊盘610可以连接到封装球或引线，而第二键合焊盘640和第三键合焊盘650可以连接到测试电路630。

第二键合焊盘640是设置在多芯片封装件600中安装的多个半导体芯片中的任一个半导体芯片中的焊盘，并可以构成与第一键合引线IS11和IS12接触的第一分支(Branch A)。第二键合焊盘640可以是设置在如上参照图1描述的第一半导体芯片130中的焊盘。

第三键合焊盘650是设置在多芯片封装件600中安装的剩余半导体芯片中的一个半导体芯片上的键合焊盘，并可以构成与第二键合引线IS21、IS22、IS23和IS24接触的第二分支(Branch B)。第三键合焊盘650可以是设置在第二半导体芯片141至148中的任意一个中的焊盘。

测试电路630可以测试与第二键合焊盘640接触的键合引线IS11和IS12以及与第三键合焊盘650接触的键合引线IS21、IS22、IS23和IS24是否短路。测试电路630可以包括路径选择电路632和模式发生器634。

路径选择电路632可以选择性地激活与第二键合焊盘640和第三键合焊盘650连接的电路，所述第二键合焊盘640和所述第三键合焊盘650接触键合引线IS11、IS12、IS21、IS22、IS23和IS24。模式发生器634可以将互补的数据DATA和/DATA提供到第二键合焊盘640和第三键合焊盘650。

在图6中，测试电路630可以测试与不同分支的Branch A和Branch B接触的键合引线是否短路。测试电路630可以测试在与第一分支Branch A的第二键合焊盘640接触的第一键合引线IS11和IS12和与第二分支Branch B的第三键合焊盘650接触的第二键合引线IS21、IS22、IS23和IS24之间是否短路。

路径选择电路632可以激活与第二键合焊盘640和第三键合焊盘650连接的输出驱动器210和220(图2)。模式发生器634可以将第一数据DATA提供到第二键合焊盘640并将第二数据/DATA提供到第三键合焊盘650。

例如，第一键合引线IS11和第二键合引线IS21可能短路。分别与接触第一键合引线IS11的键合焊盘PAD_A2和接触第二键合引线IS21的键合焊盘PAD_B1连接的输出驱动器210和220可以构成以上参照图4和图5所述的第一电流路径I1或第二电流路径I2。

在多芯片封装件600中，由于第一电流路径I1或第二电流路径I2，所以在电源电压VDD与接地电压VSS之间流动的电流会增大。因此，多芯片封装件600可以确定分别与不同的分支Branch A和Branch B接触的键合引线短路，因此相应的多芯片封装件600有缺陷。

在图7中，测试电路630可以测试与同一分支(Branch A或Branch B)上的键合焊盘接触的键合引线是否短路。例如，测试电路630测试与第一分支Branch A的第二键合焊盘640接触的第一键合引线IS11和IS12是否彼此短路，或者测试与第二分支Branch B的第三键合焊盘650接触的第二键合引线IS21、IS22、IS23和IS24是否彼此短路。

例如，第二分支Branch B的第二键合引线IS23和IS24可能彼此短路。路径选择电路632可以激活与在第三键合焊盘650之中的键合焊盘PAD_B5和键合焊盘PAD_B6连接的输出驱动器210和220。模式发生器634可以将第一数据DATA提供到键合焊盘PAD_B5，并将第二数据/DATA提供到焊盘PAD_B6。

如上参照图4和图5所述，连接到在第三键合焊盘650之中的键合焊盘PAD_B5和键合焊盘PAD_B6的输出驱动器210和220可以构成第一电流路径I1或第二电流路径I2。由于多芯片封装件600中的第一电流路径I1或第二电流路径I2，所以在电源电压VDD与接地电压VSS之间流动的电流会增大。因此，多芯片封装件600可以确定与同一分支(Branch A或Branch B)的键合焊盘接触的键合引线彼此短路，因此，相应的多芯片封装件600有缺陷。

图8和图9是用于描述根据发明构思的另一示例实施例的测试在多芯片封装件中内部键合引线是否短路的方法的图。图8和图9是包括图1的多芯片封装件100中的测试电路802的第一半导体芯片130的一部分的电路图。

参照图1和图8，多芯片封装件100的第一半导体芯片130包括输入驱动器801、测试电路802、第一输出驱动器810和第二输出驱动器820、第一输入驱动器811和第二输入驱动器821以及第一键合焊盘812和第二键合焊盘822。可以将第一键合焊盘812和第二键合焊盘822配置为双向输入/输出焊盘。例如，第一键合焊盘812可以与第三键合引线C1'接触，第二键合焊盘822可以与第二键合引线B4接触。

输入驱动器801通过印刷电路板120(图1)的TSV 122(图1)连接到多芯片封装件100的外部端子110(图1)。外部端子110可以是用于从多芯片封装件100的多个外部端子中接收写入使能信号WE的端子。

输入驱动器801可以接收通过外部端子110施加的写入使能信号WE并将写入使能信号WE提供到测试电路802。来自外部端子110的写入使能信号WE可以用作激活测试电路802的信号(例如，测试使能信号)。

测试电路802通过输入驱动器801接收写入使能信号WE，并且通过使用第一输出驱动器810和第二输入驱动器821来测试键合引线B4和C1'是否彼此短路。测试电路802包括写入路径选择电路803、读取路径选择电路804、数据反相电路805以及第一开关806和第二开关807，它们在测试模式中响应于写入使能信号WE来操作。

写入路径选择电路803可以在测试模式中选择启用第一输出驱动器810。写入路径选择电路803可以将数据DATA传输到第一输出驱动器810。写入路径选择电路803也可以通过第一开关806将数据DATA提供到数据反相电路805。

读取路径选择电路804可以在测试模式中选择启用第二输入驱动器821。读取路径选择电路804可以接收从第二输入驱动器821输出的数据。读取路径选择电路804可以通过第二开关807将已接收的数据提供到数据反相电路805。

在测试电路802中，假设从写入路径选择电路803传输到第一输出驱动器810的数据DATA具有逻辑低电平'L'。写入路径选择电路803可以通过第一开关806将具有逻辑低电平'L'的数据DATA传输到数据反相电路805。第一键合焊盘812可以通过第一输出驱动器810接收具有逻辑低电平'L'的数据DATA。

第一键合焊盘812和第二键合焊盘822可以通过如图1所示的短路的第二键合引线B4和短路的第三键合引线C1'彼此连接。第二键合焊盘822可以具有与第一键合焊盘812的数据DATA相同的逻辑低电平'L'的数据DATA。可以将第二键合焊盘822的具有逻辑低电平'L'的数据DATA提供到第二输入驱动器821。

读取路径选择电路804可以通过第二开关807将由第二输入驱动器821接收的具有逻辑低电平'L'的数据DATA提供到数据反相电路805。

数据反相电路805可以使从写入路径选择电路803提供的具有逻辑低电平'L'的数据DATA反相，并产生具有逻辑高电平'H'的数据/DATA。数据反相电路805可以引起具有反相的逻辑高电平'H'的数据/DATA与从读取路径选择电路804提供的具有逻辑低电平'L'的数据DATA之间短路。

根据示例实施例，数据反相电路805可以使从读取路径选择电路804提供的具有逻辑低电平'L'的数据DATA反相，并产生具有逻辑高电平'H'的数据/DATA。数据反相电路805可以引起具有反相的逻辑高电平'H'的数据/DATA与从写入路径选择电路803提供的具有逻辑低电平'L'的数据DATA之间短路。

由于在数据反相电路805中引起的短路，在多芯片封装件100中在电源电压VDD和接地电压VSS之间流动的电流会增大。因此，多芯片封装件100可以确定键合引线短路，因此相应的多芯片封装件100有缺陷。

参照图9，测试电路802可以通过使用第二输出驱动器820和第一输入驱动器811来测试键合引线B4和C1'是否短路。写入路径选择电路803可以在测试模式中选择启用第二输出驱动器820。写入路径选择电路803可以通过第一开关806将数据DATA传输到第二输出驱动器820，并且也将数据DATA传输到数据反相电路805。

在测试模式中，读取路径选择电路804可以选择启用第一输入驱动器811。读取路径选择电路804可以通过第二开关807将由第一输入驱动器811接收的数据提供到数据反相电路805。

在测试电路802中，假设从写入路径选择电路803传输到第二输出驱动器820的数据DATA具有逻辑高电平'H'。写入路径选择电路803可以通过第一开关806将具有逻辑高电平'H'的数据DATA传输到数据反相电路805。第二键合焊盘822可以通过第二输出驱动器820接收具有逻辑高电平'H'的数据DATA。

第一键合焊盘812和第二键合焊盘822可以通过如图1所示的彼此短路的第二键合引线B4和第三键合引线C1'彼此连接。第一键合焊盘812可以具有与第二键合焊盘822的数据DATA相同的逻辑高电平'H'的数据DATA。可以将第一键合焊盘812的具有逻辑高电平'H'的数据DATA提供到第一输入驱动器811。

读取路径选择电路804可以通过第二开关807将由第一输入驱动器811接收的具有逻辑高电平'H'的数据DATA提供到数据反相电路805。

数据反相电路805可以使从写入路径选择电路803提供的具有逻辑高电平'H'的数据DATA反相，并产生具有逻辑低电平'L'的数据/DATA。数据反相电路805可以使具有反相的逻辑低电平'L'的数据/DATA与从读取路径选择电路804提供的具有逻辑高电平'H'的数据DATA之间短路。

根据示例实施例，数据反相电路805可以使从读取路径选择电路804提供的具有逻辑高电平'H'的数据DATA反相，并产生具有逻辑低电平'L'的数据/DATA。数据反相电路805可以使具有反相的逻辑低电平'L'的数据/DATA与从写入路径选择电路803提供的具有逻辑高电平'H'的数据DATA之间短路。

由于在数据反相电路805中引起的短路，在多芯片封装件100中在电源电压VDD和接地电压VSS之间流动的电流会增大。因此，多芯片封装件100可以确定键合引线短路，因此相应的多芯片封装件100有缺陷。

图10是用于描述根据发明构思的另一示例实施例的测试在多芯片封装件中内部键合引线是否短路的方法的图。

参照图10，除了多芯片封装件1000还包括分别与多芯片封装件1000的外部端子1010和1020连接的第一键合引线A2和A3之外，多芯片封装件1000与图1的多芯片封装件100相同。为了避免重复的描述，将省略其它组件，即，印刷电路板120、第一半导体芯片130、第二半导体芯片141至148、第一键合引线A1、第二键合引线B1至B4、以及第三键合引线C1至C4的详细描述。

第一键合引线A2与多芯片封装件1000的第一半导体芯片130和第一外部端子1010电互连。第一键合引线A2可以连接在印刷电路板120的与第一外部端子1010连接的TSV 124的焊盘与第一半导体芯片130的焊盘之间。

第一键合引线A3与多芯片封装件1000的第二半导体芯片148和第二外部端子1020电互连。第一键合引线A3可以连接在与印刷电路板120的第二外部端子1020连接的TSV 126的焊盘与第二半导体芯片148的焊盘之间。

在测试模式中，可以使在多芯片封装件1000的外部端子之中除了第一外部端子1010之外的第二外部端子1020彼此电连接。可以在多芯片封装件1000的外部使第二外部端子1020彼此电连接。

在多芯片封装件1000中，第二键合引线B4可能与第三键合引线C1'(在下垂状态下的第三键合引线C1)短路。为了测试内部键合引线B4和C1'是否短路，多芯片封装件1000可以向在多芯片封装件1000的外部端子之中的第一外部端子1010施加电源电压VDD并向第二外部端子1020施加接地电压VSS。

在多芯片封装件1000中，可以通过彼此短路的第二键合引线B4和第三键合引线C1'对形成在第一外部端子1010的电源电压VDD与第二外部端子1020之间的电流路径I进行建模。由于电流路径I，所以在多芯片封装件1000中在电源电压VDD与接地电压VSS之间流动的电流会增大。基于这个电流，可以确定多芯片封装件1000的键合引线(例如，内部信号线)短路，因此相应的多芯片封装件1000有缺陷。

图11是示出根据发明构思的示例实施例的包括多芯片封装件的嵌入式多媒体卡(eMMC)系统的框图。

参照图11，eMMC系统1100可以包括eMMC主机1110和eMMC装置1120。eMMC主机1110和eMMC装置1120可以通过eMMC接口彼此连接。

eMMC主机1110可以指微处理器或应用处理器，并且微处理器或应用处理器可以嵌入在电子装置中或在电子装置中实现。电子装置可以是个人计算机(PC)、膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码相机、便携式多媒体播放器(PMP)、便携式导航装置(PND)、MP3播放器、电子书装置等。

eMMC主机1110可以控制eMMC装置1120的数据处理操作(例如，数据读取操作和数据写入操作)。eMMC主机1110可以包括主机控制器1112和主机输入/输出块1114。在数据读取操作期间，主机控制器1112可以通过主机输入/输出块1114接收从eMMC装置1120的非易失性存储器装置1127读取的数据。在数据写入操作期间，主机控制器1112可以将要写入eMMC装置1120的非易失性存储器装置1127的数据传输到主机输入/输出块1114。

eMMC主机1110可以产生要在eMMC主机1110和eMMC装置1120中使用的时钟信号，并且可以将产生的时钟信号提供到eMMC装置1120。eMMC主机1110还可以产生要由主机控制器1112使用的输入和输出操作电压并向主机控制器1112提供该输入和输出操作电压，并可以产生要由eMMC装置1120的非易失性存储器装置1127使用的核心操作电压并将该核心操作电压提供到eMMC装置1120。

eMMC装置1120可以包括eMMC输入/输出块1121、控制逻辑块1122、缓冲存储器1124、存储器接口1125以及包括非易失性存储器装置1127的多芯片封装件。包括CPU 1123的控制逻辑块1122、缓冲存储器1124和存储器接口1125可以用作用于控制在eMMC主机1110与非易失性存储器装置1127之间的数据通信的eMMC控制器1126。

在数据写入操作期间，在CPU 1123的控制下通过eMMC输入/输出块1121接收的数据可以临时存储在缓冲存储器1124中。存储器接口1125可以在CPU 1123的控制下读取存储在缓冲存储器1124中的数据，并将读取的数据写入到非易失性存储器装置1127。

在数据读取操作期间，存储器接口1125可以在CPU 1123的控制下将从非易失性存储器装置1127输出的数据存储在缓冲存储器1124中。在CPU 1123的控制下，存储在缓冲存储器1124中的数据可以通过eMMC输入/输出块1121传输到主机输入/输出块1114。

eMMC系统1100的eMMC装置1120可以被实现为如上参照图1至图10所述的多芯片封装件。eMMC装置1120的eMMC输入/输出块1121和eMMC控制器1126可以与多芯片封装件100(图1)的第一半导体芯片130对应，非易失性存储器装置1127可以与第二半导体芯片141至148对应。根据一些示例实施例，eMMC控制器1126中的缓冲存储器1124可以被实现为第二半导体芯片141至148中的任意一个，而不是嵌入在与eMMC控制器1126对应的第一半导体芯片130中。

eMMC装置1120的多芯片封装件包括：eMMC控制器1126，安装在印刷电路板上并包括测试电路；非易失性存储器装置1127，安装在印刷电路板上并通过多条内部键合引线(或可选地，多条内部信号线)连接到eMMC控制器1126。测试电路启用eMMC控制器1126的与键合焊盘(所述键合焊盘与多芯片封装件的内部键合引线接触)连接的输出驱动器，将互补的数据传输到键合焊盘之中的至少两个键合焊盘，并且在与所述至少两个键合焊盘连接的输出驱动器中形成电流路径，从而检测内部键合引线的短路。

根据示例实施例，测试电路启用eMMC控制器1126的分别与第一焊盘和第二焊盘(所述第一焊盘和所述第二焊盘与多芯片封装件的内部键合引线接触)连接的输出驱动器和输入驱动器，通过输出驱动器将第一数据输出到第一焊盘，通过输入驱动器从第二焊盘接收第二数据，并且使第一数据和第二数据中的一个反相，从而检测内部键合引线(或可选地，内部信号线)的短路。

图12是示出根据发明构思的示例实施例的包括多芯片封装件的通用闪存存储(UFS)系统的图。

参照图12，UFS系统1200包括UFS主机1210和UFS装置1220。UFS主机1210和UFS装置1220可以通过UFS接口彼此连接。UFS系统1200是基于非易失性存储器装置(例如，闪存)，并且可以在移动装置(例如，智能电话)中使用。

UFS主机1210可以包括应用1212、装置驱动器1214、主机控制器1216和主机接口1218。应用1212可以包括在UFS主机1210上执行的各种应用程序。装置驱动器1214可以是与UFS主机1210连接并由UFS主机1210使用的外围装置，装置驱动器1214可以驱动UFS装置1220。应用1212和装置驱动器1214可以以软件或固件的形式来实现。

主机控制器1216可以根据来自应用1212和装置驱动器1214的请求产生要提供到UFS装置1220的协议或命令，并通过主机接口1218将产生的命令传输到UFS装置1220。当从装置驱动器1214接收到写入请求时，主机控制器1216可以通过主机接口1218将写入命令和数据提供到UFS装置1220。当从装置驱动器1214接收到读取请求时，主机控制器1216可以经由主机接口1218将读取命令提供到UFS装置1220并从UFS装置1220接收数据。

UFS装置1220可以通过装置接口1221连接到UFS主机1210。主机接口1218和装置接口1221可以通过用于交换数据或信号的数据线以及用于提供电力的电源线彼此连接。

UFS装置1220可以包括装置控制器1222、缓冲存储器1224和非易失性存储器装置1226。装置控制器1222可以控制非易失性存储器装置1226的全部操作(例如，写入、读取和/或擦除)。装置控制器1222可以通过总线与缓冲存储器1224或非易失性存储器装置1226交换数据。装置控制器1222可以包括中央处理单元(CPU)、直接存储器存取(DMA)、闪存DMA、命令管理器、缓冲管理器、闪存转换层(FTL)、闪存管理器等。

UFS装置1220可以通过装置接口1221将从UFS主机1210接收的命令提供到DMA和命令管理器。命令管理器可以通过缓冲管理器分配用于接收数据的缓冲存储器1224，并且在完成了对数据传输的准备时将响应信号传输到UFS主机1210。

UFS主机1210可以响应于响应信号将数据传输到UFS装置1220。UFS装置1220可以通过DMA和缓冲管理器将传输的数据存储在缓冲存储器1224中。存储在缓冲存储器1224中的数据可以通过闪存DMA提供到闪存管理器，闪存管理器可以参照与FTL有关的地址映射信息将数据存储在非易失性存储器装置1226的被选择的地址处。

当完成用于执行UFS主机1210的命令的数据传输和编程时，UFS装置1220可以通过装置接口1221向UFS主机1210发送确认信号，并通知UFS主机1210是否执行对应的命令。UFS主机1210可以通知装置驱动器1214和应用1212是否执行与确认信号对应的命令，并且可以终止该命令。

UFS系统1200的UFS装置1220可被实现为如图1至图10所示的多芯片封装件中的一种。UFS装置1220的装置控制器1222可以与多芯片封装件100(图1)的第一半导体芯片130对应，缓冲存储器1224和非易失性存储器装置1226可以与第二半导体芯片141至148对应。

UFS装置1220的多芯片封装件可以包括装置控制器1222。装置控制器1222可以安装在印刷电路板上并且包括测试电路、缓冲存储器1224和非易失性存储器装置1226。测试电路、缓冲存储器1224和非易失性存储器装置1226可以经由多条信号线电连接到装置控制器1222。测试电路可以启用装置控制器1222的与多芯片封装件的键合焊盘(所述键合焊盘与多芯片封装件的内部键合引线接触)连接的输出驱动器，将互补的数据传输到键合焊盘之中的至少两个键合焊盘，并且在与所述至少两个键合焊盘连接的输出驱动器中形成电流路径，从而检测内部键合引线的短路。

根据示例实施例，测试电路可以启用装置控制器1222的分别与第一焊盘和第二焊盘(所述第一焊盘和所述第二焊盘与多芯片封装件的内部键合引线接触)连接的输出驱动器和输入驱动器，通过输出驱动器将第一数据输出到第一焊盘，通过输入驱动器从第二焊盘接收第二数据，并且使第一数据和第二数据中的一个反相，从而检测内部键合引线(或可选地，内部信号线)的短路。

图13是示出将根据发明构思的示例实施例的多芯片封装件的存储器装置应用于移动装置的示例的框图。例如，移动装置可以是移动电话或智能电话。

参照图13，移动装置1300包括全球移动通信系统(GSM)块1310、近场通信(NFC)收发器1320、输入/输出块1330、应用块1340、存储器1350和显示器1360。图13示出的移动装置1300的组件/块仅是示例。移动装置1300可以包括更多或更少的组件/块。此外，虽然移动装置1300采用根据本示例实施例的GSM技术，但是移动装置1300可以通过使用诸如码分多址(CDMA)的其它技术来实现。图13的块将以集成电路的形式实现。在一些示例实施例中，一些块可以以集成电路的形式实现，其它块可以以单独的形式来实现。

GSM块1310可以连接到天线1311，并且可以以已知的方式提供无线电话操作。GSM块1310可以包括接收器和发送器，并且可以执行与它们对应的接收操作和发送操作。

NFC收发器1320可被配置为通过用于无线通信的电感耦合来发送和接收NFC信号。NFC收发器1320将NFC信号提供到NFC天线匹配网络系统1321。NFC天线匹配网络系统1321可以通过电感耦合来发送NFC信号。NFC天线匹配网络系统1321可以接收从另一个NFC装置提供的NFC信号，并将接收的NFC信号提供到NFC收发器1320。

由NFC收发器1320进行的NFC信号的发送和接收可以以时分的方式来执行。因此，NFC收发器1320发送NFC信号的时间段可以被称为“发送时间段”，NFC收发器1320的对应操作模式可以被称为“发送模式”或“NFC读取发送模式”。类似地，NFC收发器1320接收NFC信号的时间段可以被称为“接收时间段”，并且NFC收发器1320的相应操作模式可以被称为“接收模式”或“NFC标签接收模式”。

NFC收发器1320可以按照NFC接口和协议-1(NFCIP-1)与NFC接口和协议-2(NFCIP-2)中所描述的并且在ECMA-340、ISO/IEC 18092、ETSI TS102 190、ISO 21481、ECMA 352、ETSI TS 102 312等中标准化的规则来进行操作。

应用块1340可以包括硬件电路(例如，一个或多个处理器)，并且可以被操作为提供由移动装置1300提供的各种用户应用。用户应用可以包括语音呼叫操作、数据传输、数据交换等。应用块1340可以结合GSM模块1310和/或NFC收发器1320来操作，并提供GSM模块1310和/或NFC收发器1320的操作特性。在一些示例实施例中，应用块1340可以包括用于移动销售点(POS)的程序。这样的程序可以通过利用移动电话(例如，智能电话)来提供信用卡购买和/或支付的功能。

显示器1360可以响应于从应用块1340接收到的显示信号来显示图像。图像可以由应用块1340提供或者可以由嵌入在移动装置1300中的相机产生。显示器1360包括用于临时存储像素值的内部帧缓冲器，并且可以被配置为具有相关控制电路的液晶显示屏。

输入/输出块1330可以为用户提供输入功能，并提供将要通过应用块1340接收的输出。

存储器1350可以存储要由应用块1340使用的程序(或命令)和/或数据并且可被实现为RAM、ROM、闪存等。因此，存储器1350不仅可以包括易失性存储器元件，而且还可以包括非易失性存储元件。例如，存储器1350可被实现为如图1至图10中所示的多芯片封装件中的一种。

多芯片封装件的存储器1350可以包括第一半导体芯片和第二半导体芯片，所述第一半导体芯片为安装在印刷电路板上的存储器控制器并包括测试电路，所述第二半导体芯片为安装在印刷电路板上的存储器装置并经由多条内部键合引线(或者可选地，多条内部信号线)与第一半导体芯片电连接。测试电路可以启用第一半导体芯片的与键合焊盘(所述键合焊盘与多芯片封装件的内部键合引线接触)连接的输出驱动器，将互补的数据传输到键合焊盘之中的至少两个键合焊盘，并且在与所述至少两个键合焊盘连接的输出驱动器中形成电流路径，从而检测内部键合引线的短路。

根据示例实施例，测试电路可以启用第一半导体芯片的输出驱动器和输入驱动器(所述输出驱动器和所述输入驱动器分别连接到与多芯片封装件的内部键合引线分别接触的第一焊盘和第二焊盘)，通过输出驱动器将第一数据输出到第一焊盘，通过输入驱动器从第二焊盘接收第二数据，并且使第一数据和第二数据中的一个反相，从而检测内部键合引线(或可选地，内部信号线)的短路。

尽管已经参照本发明构思的一些示例实施例来具体示出并描述了本发明构思，但将理解的是，在不脱离权利要求的精神和范围的情况下，在这里可以做出形式上和细节上的各种改变。