本发明涉及一种显示面板技术，特别是一种阵列基板及其制作方法、显示面板。
背景技术：
igzo(in-ga-zn-o，铟镓锌氧化物)具有较高迁移率并且可大面积生产等优势，已成为下一代显示技术的有力竞争者，并且多用于“平面内转换”(ips)技术。在ips技术中，tft(thinfilmtransistor，薄膜晶体管)结构中的钝化层除了桥接漏电极与像素电极，还是存储电容板间的介电保护层，但由于漏电流的存在，这会影响存储电容容量以及画素稳定性的，而为了解决这一问题，目前常采用减小存储电容器所占用的面积，但是这一方法会使得开口率降低。
技术实现要素：
为克服现有技术的不足，本发明提供一种阵列基板及其制作方法、显示面板，从而在减少存储电容器所占用的面积的前提下，提高开口率以及存储电容大小。
本发明提供了一种阵列基板，包括玻璃基板、缓冲层、半导体层、栅极绝缘层、栅极、层间绝缘层、源极、漏极、平坦层、公共电极、钝化层、像素电极；其中，
缓冲层形成于基板上；半导体层形成于缓冲层上；所述半导体层包括有源区域和设于有源区域两侧的源极区域、漏极区域，所述栅极绝缘层和栅极依次形成于有源区域上；所述层间绝缘层形成于未被半导体层遮挡的缓冲层、源极区域以及漏极区域上；所述层间绝缘层上对应源极区域、漏极区域处形成有第一过孔；所述源极和漏极分别经第一过孔与源极区域、漏极区域接触；所述平坦层形成于源极、漏极以及未被源极、漏极遮挡的层间绝缘层上；所述公共电极形成于平坦层上，钝化层形成于公共电极以及未被公共电极遮挡的平坦层上，所述钝化层以及平坦层上对应漏极上形成有第二过孔、第三过孔；所述像素电极形成于钝化层上并经第二过孔、第三过孔与漏极接触。
进一步地，所述半导体层由铟镓锌氧化物制成。
进一步地，所述钝化层由氧化钇制成。
本发明还提供了一种显示面板，包括所述的氧化物阵列基板。
本发明还提供了一种阵列基板的制作方法，包括如下步骤：
提供一基板；
在基板上形成缓冲层；
在缓冲层上形成半导体层；
在半导体层的有源区域上依次形成栅极绝缘层以及栅极；
在未被半导体层遮挡的缓冲层上、半导体层的源极区域、漏极区域以及栅极上形成层间绝缘层；
在层间绝缘层上对应源极区域、漏极区域上分别形成第一过孔；
在层间绝缘层上分别形成源极、漏极，所述源极、漏极分别经第一过孔与源极区域和漏极区域接触；
在未被源极和漏极遮挡的层间绝缘层上、源极以及漏极上形成有平坦层；
在平坦层上形成公共电极；
在公共电极上以及未被公共电极遮挡的平坦层上形成钝化层；
在钝化层以及平坦层上对应漏极处分别形成第二过孔、第三过孔；
在钝化层上形成像素电极，所述像素电极经第二过孔、第三过孔与漏极接触。
进一步地，所述在缓冲层上形成半导体层具体为在缓冲层上沉积非晶铟镓锌氧化物薄膜并对非晶铟镓锌氧化物薄膜进行图案化得到半导体层。
进一步地，所述钝化层的材料选自氧化钇。
进一步地，所述层间绝缘层的材料选自氧化硅、氮化硅中的至少一种。
进一步地，所述层间绝缘层的材料选自氧化硅时，在栅极绝缘层上形成栅极后还对半导体层的源极区域和漏极区域进行等离子处理。
进一步地，所述等离子处理采用h2等离子体或ar等离子体。
本发明与现有技术相比，采用能够降低寄生电容的顶栅自对准结构，使源漏极与栅极之间重叠部分变小，从而在减少存储电容器所占用的面积的前提下，提高开口率以及存储电容大小；且减小了薄膜晶体管器件的寄生电容进而降低rc(resistance-capacitance。电阻电容)时延，提高薄膜晶体管器件的响应速度。
附图说明
图1是本发明的结构示意图；
图2是本发明在缓冲层上制作半导体层的示意图；
图3是本发明制作栅极绝缘层以及栅极的示意图；
图4是本发明制作层间绝缘层的示意图；
图5是本发明制作源极、漏极的示意图；
图6是本发明制作平坦层以及公共电极的示意图；
图7是本发明制作钝化层的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细说明。
如图1所示，本发明的一种氧化物阵列基板，包括玻璃基板1以及依次设置的缓冲层2、半导体层3、栅极绝缘层4、栅极5、层间绝缘层6、源极7、漏极8、平坦层9、公共电极10、钝化层11、像素电极12；其中，
缓冲层2形成于基板1上；所述基板可以为玻璃基板；
半导体层3形成于缓冲层2上；所述半导体层3由铟镓锌氧化物(igzo)制成；
所述半导体层3包括有源区域31和设于有源区域31两侧的源极区域32、漏极区域33；
所述栅极绝缘层4和栅极5依次形成于有源区域31上；所述栅极绝缘层的材料为氧化硅(siox)；
所述层间绝缘层6形成于未被半导体层3遮挡的缓冲层2、源极区域32以及漏极区域33上；所述层间绝缘层6的材料选自氧化硅(siox)、氮化硅(sinx)中的至少一种；具体地，当层间绝缘层6的材料选自氧化硅时，还需要对源极区域32和漏极区域33进行等离子处理，等离子处理采用h2(氢气)等离子体或ar(氩气)等离子体；
所述层间绝缘层6上对应源极区域32、漏极区域33处形成有第一过孔61；
所述源极7和漏极8分别经第一过孔61与源极区域32、漏极区域33接触；
所述平坦层9形成于源极7、漏极8以及未被源极7、漏极8遮挡的层间绝缘层6上；
所述公共电极10形成于平坦层9上；
钝化层11形成于公共电极10以及未被公共电极10遮挡的平坦层9上，所述钝化层11以及平坦层9上对应漏极8上形成有第二过孔111、第三过孔91；所述钝化层11由氧化钇(y2o3)制成，所述氧化钇具有高介电常熟和高穿透率，从而进一步地提高了存储电容大小以及减小存储电容面积，提高画素稳定性和薄膜晶体管器件的开口率；
所述像素电极12形成于钝化层11上并经第二过孔111、第三过孔91与漏极8接触。
本发明通过上述的顶栅自对准结构，并使用高介电常数和高穿透率的钝化层11制作一种用于面内切换(ips)模式的阵列基板，从而减少存储电容器所占用的面积而提高开口率，同时提高存储电容大小。
本发明还公开了一种阵列基板的制作方法，包括如下步骤：
步骤一、提供一基板1；所述基板1可以为玻璃基板；
步骤二、在基板1上形成缓冲层2；具体地，通过化学气相沉积(cvd)的方式形成缓冲层；
步骤三、在缓冲层2上形成半导体层3(如图3所示)；具体地，通过沉积的方式沉积非晶铟镓锌氧化物(a-igzo)薄膜34(图2所示)，然后通过光刻工艺对非晶铟镓锌氧化物薄膜34进行蚀刻形成半导体层3；所述半导体层3包括有源区域31和设于有源区域31两侧的源极区域32、漏极区域33；所述沉积可采用物理气相沉积(pvd)；所述光刻工艺可采用现有的标准的光刻工艺进行；
步骤四、在半导体层3的有源区域31上依次形成栅极绝缘层4以及栅极5(如图3所示)；具体地，所述栅极绝缘层4采用氧化硅(siox)材料，采用化学气相沉积(cvd)的方式在半导体层3以及未被半导体层3遮挡的缓冲层2上形成氧化硅薄膜；采用物理气相沉积(pvd)的方式在氧化硅薄膜上形成栅电极膜层；在栅电极膜层上涂布与栅极图案相同的光刻胶，通过蚀刻工艺蚀刻掉未被光刻胶保护的栅电极膜层以及氧化硅薄膜，在有源区域31上形成栅极绝缘层4以及栅极5；所示涂布光刻胶可采用旋涂的方式；蚀刻工艺可采用干法蚀刻(dryetch)或湿法蚀刻；
步骤五、在未被半导体层3遮挡的缓冲层2上、半导体层3的源极区域32、漏极区域33以及栅极5上形成层间绝缘层6(图4所示)；具体地，采用化学气相沉积(cvd)的方式在未被半导体层3遮挡的缓冲层2上、氧化物半导体3的源极区域32、漏极区域33以及栅极5上沉积层间绝缘层6，所述层间绝缘层6的材料可选自氧化硅、氮化硅中的至少一种；
步骤六、在层间绝缘层6上对应源极区域32、漏极区域33上分别形成第一过孔61；具体地，通过光刻工艺形成第一过孔61；
步骤七、在层间绝缘层6上分别形成源极7、漏极8，所述源极7、漏极8分别经第一过孔61与源极区域32和漏极区域33接触(图5所示)；具体地，通过物理气相沉积(pvd)的方式在层间绝缘层6上形成电极金属膜层，通过光刻工艺进行图案化形成源极7和漏极8；所述光刻工艺可采用标准的现有光刻工艺进行，在此不做具体限定；
步骤八、在未被源极7和漏极8遮挡的层间绝缘层6上、源极7以及漏极8上形成有平坦层9(图6所示)；具体地，平坦层9的具体制作可采用现有技术中薄膜晶体管阵列基板中平坦层9的制作方式实现，在此不做具体限定；
步骤九、在平坦层9上形成公共电极10(图6所示)；具体地，采用物理气相沉积(pvd)的方式在平坦层9上形成透明的ito薄膜，通过光刻工艺对ito薄膜进行图案化，形成公共电极10；
步骤十、在公共电极10上以及未被公共电极10遮挡的平坦层9上形成钝化层11(图7所示)；具体地，钝化层11采用氧化钇(y2o3)材料制成，具体地，采用气相沉积的方式，在公共电极10上以及未被公共电极10遮挡的平坦层9上形成钝化层11；所述气相沉积可采用原子层沉积(ald)或物理气相沉积(pvd)；所述氧化钇具有高介电常熟和高穿透率，从而进一步地提高了存储电容大小以及减小存储电容面积，提高画素稳定性和薄膜晶体管器件的开口率；
步骤十一、在钝化层11以及平坦层9上对应漏极8处分别形成第二过孔111、第三过孔91；具体地，通过光刻工艺，在钝化层11以及平坦层9上位于漏极8处分别形成第二过孔111、第三过孔91；
步骤十二、在钝化层11上形成像素电极12，所述像素电极12经第二过孔111、第三过孔91与漏极8接触；具体地，采用物理气相沉积(pvd)的方式，在钝化层11上形成透明的ito薄膜，通过光刻工艺对ito薄膜进行图案化，形成像素电极12，所述像素电极12经第二过孔111、第三过孔91与漏极8接触。
本发明的制作方法中，当层间绝缘层6的材料选自氧化硅时，在栅极绝缘层4上形成栅极5后还对半导体层3的源极区域32和漏极区域33进行等离子处理。所述等离子处理采用h2(氢气)等离子体或ar(氩气)等离子体。
本发明中，钝化层采用氧化钇(y2o3)具有优良的耐热、耐腐蚀和高温稳定性，介电常数高、透明性好，并且可以掺杂nd3+等稀土元素调节其性能；使用高介电常数和高穿透率y2o3作为钝化层，可以在提高存储电容容量的同时，减小存储电容器的面积，从而提高开口率和透光率。
本发明还公开了一种显示面板，其包括上述的阵列基板，在此不再赘述。
本发明具有在ips结构中，使用高介电常数和高穿透率的钝化层材料y2o3，提高存储电容大小，减小存储电容面积,提高画素稳定性和器件开口率；采用顶栅自对准结构，能够减少一道光罩，使源漏极与栅极之间重叠部分变小，并且还能减少tft寄生电容(parasiticcapacity)，进而减少rc(resistance-capacitance。电阻电容)时延提高其响应速度。
虽然已经参照特定实施例示出并描述了本发明，但是本领域的技术人员将理解：在不脱离由权利要求及其等同物限定的本发明的精神和范围的情况下，可在此进行形式和细节上的各种变化。