本发明揭露大体上是关于集成电路装置结构，并且更具体地说，是关于用于改善迁移率的具有应力材料于沟槽中的装置结构。
背景技术：
硅锗(sige)异质接面双极晶体管(hbt)已广泛用于高速及高频应用。对于一般双极性接面晶体管(bjt)，与中心层中的基极及顶层中的射极相比较，位于合夹层(sandwichlayer)底端的集极接面有更多电流在流动。
诸如射频(rf)应用中所使用的功率放大器(pa)、低杂讯放大器(lna)及开关一般合并双极性接面晶体管(bjt)、以及尤其是合并高效能异质接面双极晶体管(hbt)。为增加此类晶体管的单位短路电流增益频率(ft)(即切换速度)而变更设计会相应增加放大器的线性度及增益。所属领域技术人员将认识的是，ft为包括寄生电阻及寄生电容在内的装置寄生现象的函数。举例而言，bjt或hbt的ft能通过减少基极射极电容(cbe)及/或降低射极电阻(re)来增加，结果会增加合并此类bjt或hbt的放大器的线性度及增益。cbe通常是通过增加该基极与射极之间的间隔距离来降低。不幸的是，此技术导致射极电阻(re)相应增加，致使ft降低。bjt或hbt的尺寸，尤其是宽度，若增加而使re降低且ft增大，则cbe将会相应增加。因此，将有助益的是要提供一种形成晶体管结构(例如：bjt或hbt结构)的方法，容许随着诸如基极射极电容(cbe)、集极基极电容(cbe)及基极电阻(rb)等寄生现象减少而有更高的增益频率(ft/fmax)。
技术实现要素：
为了降低基极电阻(rb)并使增益频率(ft/fmax)更高，可将应力效应用于改善基极与集极的载子迁移率。相邻于hbt的沟槽以压缩材料填充，能用于改善基极与集极区的载子迁移率。载子迁移率指电荷载子受电场拉动而穿过金属或半导体移动的速度。一般来说，载子迁移率一词指半导体中电子与电洞两者的迁移率。改善后的载子迁移率使ft提升并使rb降低。另外，降低基极电阻(rb)能使fmax及增益提升。鉴于前述，本文中所揭示的是晶体管(例如：双极性接面晶体管(bjt)或异质接面双极晶体管(hbt))，其合并压缩材料以改善基极与集极区的载子迁移率。此压缩材料可由诸层钛(ti)及铝(al)膜形成，其在拉伸条件下围绕射极而沉积于沟槽中，并且随着形成tial3的ti-al反应而变为有压缩性。在一些具体实施例中，可使用氮化钛(tin)或其它压缩材料的膜件，其如沉积具有压缩性并且保持压缩性。
根据本文中的半导体装置，该装置包括衬底。主动装置形成在该衬底中。该主动装置为npn晶体管，其具有集极区、形成于该集极区上的基极区、及形成于该基极区上的射极区。隔离结构围绕该主动装置而形成在该衬底中。以压缩材料填充的沟槽形成于该衬底中，并且侧向地安置成相邻于该射极区与基极区。该沟槽至少部分地延伸该基极区内。
根据本文中的结构，异质接面双极晶体管结构包括射极、具有外质基极与本质基极的基极、以及集极。在一些具体实施例中，异质接面双极晶体管的基极含有sige。围绕该射极、基极及集极形成浅沟槽隔离(sti)结构。沟槽侧向地安置成相邻于该射极与基极。该沟槽至少部分地延伸该基极内。压缩材料填充该沟槽，并且改善该基极与集极中的载子迁移率。该异质接面双极晶体管为npn型晶体管。
根据本文中的方法，主动装置形成于硅衬底上。该主动装置为npn晶体管，其包括集极区、形成于该集极区上的基极区、及形成于该基极区上的射极区。隔离结构围绕该npn晶体管而形成在该硅衬底中。该隔离结构含有介电质。沟槽形成于该硅衬底中，并且相邻该npn晶体管而侧向安置。该沟槽至少部分地形成到该基极区内。该沟槽以压缩材料填充以改善该基极与集极区中的载子迁移率。
附图说明
本文中的装置及方法将会参照图式经由以下详细说明而更加让人了解，此等图式不必然按照比例绘制，其中：
图1至6为截面图，其绘示根据本文中的装置及方法所形成的部分完成的ic结构；
图7为截面图，其绘示根据本文中的装置及方法的另一具体实施例所形成的部分完成的ic结构；
图8及9为截面图，其绘示根据本文中的装置及方法的另一具体实施例所形成的部分完成的ic结构；
图10至14根据本文中的装置及方法展示具有沟槽的npn布局的平面图；以及
图15为流程图，其绘示本文中的装置及方法。
具体实施方式
将轻易理解的是，大体上如本文图式所述及所示，除了本文中所述的装置及方法以外，还可用各式各样不同的组态，设置且设计本揭露的装置及方法。因此，如图式中所示，以下对于装置及方法的详细说明用意不在于限制随附权利要求书所定义的范畴，而只是代表所选择的装置及方法。以下说明用意仅在于举例，并且单纯地绘示装置及方式的某些概念，如本文中所揭示及主张者。
如上述，诸如射频(rf)应用中所使用的功率放大器(pa)、低杂讯放大器(lna)及开关一般合并双极性接面晶体管(bjt)、以及尤其是合并高效能异质接面双极晶体管(hbt)。为增加此类晶体管的单位短路电流增益频率(ft)(即切换速度)而变更设计会相应增加放大器的线性度及增益。所属领域技术人员将认识的是，ft为包括寄生电阻及寄生电容在内的装置寄生现象的函数。举例而言，bjt或hbt的ft能通过减少基极射极电容(cbe)及/或降低射极电阻(re)来增加，结果会使合并此类bjt或hbt的放大器改善线性度及增益。cbe通常是通过增加该基极与射极之间的间隔距离来降低。不幸的是，此技术导致射极电阻(re)相应增加，致使ft降低。bjt或hbt的尺寸，尤其是宽度，若增加而使re降低且ft增大，则cbe将会相应增加。因此，将有助益的是要提供一种形成晶体管结构(例如：bjt或hbt结构)的方法，容许随着诸如基极射极电容(cbe)、集极基极电容(cbe)及基极电阻(rb)等寄生现象下降而有更高增益频率(ft/fmax)。
鉴于前述，本文中所揭示的是晶体管(例如：双极性接面晶体管(bjt)或异质接面双极晶体管(hbt))，其合并压缩材料以改善基极与集极区的载子迁移率。此压缩材料可由诸层钛(ti)及铝(al)膜形成，其在拉伸条件下围绕射极而沉积于沟槽中，并且随着形成tial3的ti-al反应而变为有压缩性。在一些具体实施例中，可使用诸如氮化钛(tin)的压缩膜，其保持压缩性。在具体实施例中，tin能比tial3薄很多。
请参阅图式，图1展示异质接面双极晶体管(hbt)，大体上标示为111。hbt111可在衬底114上形成，在衬底114中形成有隔离结构117。隔离结构117应含有介电质。在一些情况下，隔离结构117可以是浅沟槽隔离(sti)，如所属领域技术人员将知者。衬底114可以是任何习知的半导体衬底，举例如主体硅衬底或硅绝缘体(soi)晶片的主动半导体材料层。hbt111的各具体实施例可包括衬底114，其可以是半导体衬底(例如：任何其它合适的半导体材料的单晶硅衬底或单晶衬底)。衬底114举例而言，能掺有第一类型掺质(例如：p型掺质，诸如硼或任何其它合适的p掺质，下文有更详细的论述)，使得其具有较低导电性层级(例如：使得衬底114为p-衬底)的第一类型导电性(例如：p型导电性)。为了说明，图中将衬底114展示为主体半导体衬底。然而，应了解的是，衬底114可替代地为上覆半导体绝缘体(soi)晶片的单晶半导体层。
隔离结构117可以是使用习知半导体制作程序及材料所形成的习知浅沟槽隔离(sti)结构。举例而言，隔离结构117在形成方面，可通过在衬底114上形成光刻胶材料，使光刻胶曝露及显影，穿过图型化光刻胶在衬底中被蚀刻较浅沟槽，剥除光刻胶，以介电材料(例如：sio2)填充较浅沟槽，以及平坦化衬底的顶端表面(例如：经由化学机械研磨(cmp)来平坦化)。亦即，隔离结构117能被形成在较浅沟槽内。此较浅沟槽能予以图型化并且蚀刻到衬底114的顶端表面内，并且在一项例示性具体实施例中，其深度范围可为自大约50nm至5微米深。该较浅沟槽能用一或多种隔离材料(例如：二氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)或任何其它合适的隔离材料或以上的组合)来填充。
hbt111合并射极120、基极123(包括本质基极125及外质基极126)、以及形成于隔离结构117内侧的集极129。集极129能包括至少一个掺质布植区。该掺质布植区能掺有第二类型掺质(例如：n型掺质，诸如砷、磷、或锑或任何其它合适的n型掺质，下文有更详细的论述)，以使得其具有较高导电性层级(例如：使集极129为n+集极区)的第二类型导电性(例如：n型导电性)。应了解的是，衬底内集极129的各种不同组态在所属技术领域为众所周知(例如，与衬底的顶端表面相邻的单一集极区、所具集极台座自埋置型集极区延展至衬底顶端表面的埋置型集极区等)，并且可将这些组态中任一者并入本文中所揭示的晶体管具体实施例。因此，应了解的是本文中所揭示的方法可合并用于在衬底114内形成集极129的任何合适的程序。
基极123位在衬底114的顶端表面上面并且与之紧密相邻，而且特别的是，是于集极129上面垂直对准。所属领域技术人员将认识的是，由于磊晶沉积程序及不同结晶结构的关系，基极123可以较厚。基极123能包括位于基极123中心处并在集极129的中心上面对准的本质基极125、以及位于基极123外部分中相邻于本质基极125而侧向安置且尤其侧向围绕该本质基极125的外质基极126。半导体层能经原位掺杂或随后以第一类型掺质(例如：p型掺质，诸如硼或任何其它合适的p型掺质，下文有更详细的论述)布植，举例而言，使得本质基极125具有较低导通性层级的第一类型导电性(例如，使得本质基极125为p本质基极区)。基极123的外部分能用第一类型掺质(例如：p型掺质，诸如硼或任何其它合适的p型掺质，下文有更详细的论述)来布植，使得外质基极126具有较高导电性层级的第一类型导电性(例如，使得外质基极126为p+外质基极区)。
射极120位在基极123上面并且于该基极上面垂直对准。射极120能掺有第二类型掺质(例如：n型掺质，诸如砷、磷、或锑或任何其它合适的n型掺质，下文有更详细的论述)，以使得射极120具有较高导电性层级(例如：使该射极为n+射极)的第二类型导电性(例如：n型导电性)。
硅化物层132可被沉积在基极123上。hbt111更包括射极接触部135，基极接触部138、以及穿过介电层144形成的集极接触部141。各射极接触部135、基极接触部138、及集极接触部141垂直伸透介电层144。举例而言，介电层144能是氧化硅或任何其它合适的材料(例如：硼磷硅酸盐玻璃(bpsg)、四乙氧基硅烷(teos)、氟化四乙氧基硅烷(fteos)等)。接触部135、138、141可以是钨(w)或铜(cu)。hbt的组件可使用众所周知的微制造(microfabrication)技巧来形成，如所属领域技术人员将知悉者，本说明书已省略其细节，以便容许读者聚焦于所揭示结构的突出态样。
请参阅图2，沟槽147可被图型化及蚀刻而穿过介电层144，并且至少部分地延伸入基极123内。在一些情况下，诸如图2所示，沟槽147可整个延伸穿过基极123，并且至少部分地延伸入集极129内。根据本文中的装置及方法，沟槽147可使用适当的光刻胶(图未示)，通过蚀刻介电层144来形成，如所属领域技术人员将知悉者。可将诸如反应性离子蚀刻(rie)等一或多个习知的蚀刻程序用于形成沟槽147。举例而言，可进行反应性离子蚀刻(rie)程序以蚀刻介电层144及一部分基极123的各者，各rie程序经修改而适用于所蚀刻特征的材料。
可将任何合适的蚀刻用于形成沟槽147，诸如选择性rie程序。在一项非限制性实施例中，沟槽147具有约200nm的宽度。可预见的是，本揭露不受限于本文中所述的例示性尺寸，然而，可视需要配合沟槽147来使用任何合适的宽度及深度。请注意，沟槽147可形成在隔离结构117与hbt111之间。或者，隔离结构117可形成在沟槽147与hbt111之间。又再者，沟槽147可形成为跨立隔离结构117。
如图3所示，氧化间隔物150可形成用以将沟槽147的至少一部分的诸侧壁对齐。氧化间隔物150可具有大约30nm的厚度，是如图3所示，使用热或选择性氧化程序在受曝露的si与sige上形成。或者，如图3a所示，可使用气相沉积程序，诸如化学气相沉积或原子层沉积，其将涂布衬底114的已曝露的si与sige，但也将涂布介电层144中所形成的沟槽147的侧壁与底端。氧化间隔物150可被沉积(如图3a所示)或在回蚀之后以形成间隔物(如图3b所示)。后续内容参照图3所示的具体实施例作说明；然而，可预见的是，可使用图3，3a及3b所示具体实施例中任一者。
请参阅图4，钛衬垫153可形成于沟槽147的已曝露表面上，包括侧壁与底端。钛衬垫153可使用习知的半导体程序形成。举例而言，钛衬垫153可使用原子层沉积技巧形成。或者，可使用保形沉积程序，诸如化学气相沉积(cvd)或物理气相沉积(pvd)。在一些非限制性实施例中，钛衬垫153可具有约20nm的厚度，但可使用其它厚度。
进一步如图4所示，可在介电层144的顶端表面上、及钛衬垫153上的沟槽147中形成铝层156。根据本文中的装置及方法，铝层156可使用习知的半导体程序形成。在某些非限制的举例中，铝层156可使用原子层沉积技巧来形成。或者，可使用保形沉积程序，诸如化学气相沉积(cvd)。在一些非限制性实施例中，铝层156可具有约80nm的厚度，但可使用其它厚度。在一项例示性具体实施例，因为后续退火将铝与钛转换成压缩三铝化钛(tial3)，所以钛衬垫153与铝层156的厚度比大约为1:3。
铝层156的沉积可导致额外材料在介电层144的上表面上形成。如图5所示，该额外材料可使用平坦化程序移除。可使用任何合适的平坦化程序，诸如蚀刻或cmp程序。特别的是，可将结构平坦化以将额外材料从介电层144的顶端表面移除。平坦化在介电层144的顶端处终止。于此步骤之后，可使用习知的处理来形成接触部与互连。注意：可预见的是，在形成与填充沟槽147之后，可形成射极接触部135、基极接触部138及集极接触部141。
在图6中，hbt111经受退火程序。该退火将钛衬垫153与铝层156转换成核心160。核心160由tial3所制成，是由ti与al的反应产生。hbt111可在大约400℃下退火大约20分钟以将tial3形成为核心160。应认识的是，退火程序可能仅使已在沟槽147中沉积的铝(al)与钛(ti)部分反应。举例而言，核心160可基于(1)退火程序的时间与温度、及/或(2)钛衬垫153与铝层156的相对浓度/厚度而含有未反应的ti或未反应的al。在一些具体实施例中，核心160可通过将沉积时具有压缩性的氮化钛(tin)或其它膜件予以沉积来形成。
在一些具体实施例中，可先沉积铝层以涂布沟槽147的侧壁。举例而言，视需要，150nm铝层可使用原子层沉积(ald)或其它技术沉积。接着，50nm钛层可通过ald来进行沉积以夹止(pinchoff)沟槽147。该层可在大约400℃下退火以形成tial3。在一些情况下，可在退火程序之前，替代地用一或多个铝层156来涂敷一或多个钛衬垫153。在另一选项中，铝层156能使用400℃氮电浆来氮化以夹止沟槽147。
请注意：在沟槽中的铝具有将近373mpa拉伸的应力，而沟槽中的钛具有将近293mpa拉伸的应力。在沟槽147内的退火后反应的tial3具有大约-390mpa压缩的残余应力。另外，在沟槽内的退火后的核心160可含有基于退火程序而留下的未反应的钛或未反应的铝。
根据本文中的装置及方法，hbt111可以是pnp或npn晶体管阵列。(请注意：为免杂乱，图中未展示线路及连接器。)一个或若干hbt连接至集成电路(ic)芯片中(例如：bicmosic芯片上)的其它装置。特别的是，hbt111可以是任何合适的hbt，诸如自对准sigehbt。若要增加pnp晶体管的基极迁移率，会在沟槽147中沉积拉伸材料。若在同一晶片上形成npn与pnp两晶体管且这两者需要已增大的基极迁移率，则压缩沟槽填充材料将会被用于npn晶体管，并且拉伸沟槽填充材料将会被用于pnp晶体管。
图7展示在形成核心160时的额外任选步骤。类似于第3b图所示的具体实施例，沉积钛衬垫153与铝层156前，可先蚀刻氧化间隔物150的底端。这容许将核心160连接至集极接触部141。
在图8中，氧化间隔物150蚀刻完成之后，可在沉积钛衬垫153与铝层156前，先在基极123下面形成底切区163。底切区163可使用二氟化氙(xef2)、六氟化硫(sf6)、氢氧化钾(koh)、或类似的硅蚀刻来形成。在一些情况下，可在基极上沉积氮化物层166以取代硅化物层132。在一些情况下，底切区163亦能具有在核心160中受围蔽的气隙169。
在图9中，可蚀刻氧化间隔物150的底端，并且可使用如上所述的二氟化氙(xef2)或其它化学物来形成底切区163。接着，可在沉积钛衬垫153与铝层156前，先在底切区163上形成钝化层172。接着，结构经退火以将钛衬垫153与铝层156转换成核心160(tial3或tin)。
图10至14根据本文中的装置及方法展示具有沟槽的npn布局的平面图或俯视图。图10展示在各射极的各侧边上具有沟槽的正交集极-射极-基极(oceb)布局。图11展示公称为多射极晶体管结构的结构，其在各端上具有沟槽。图10及11中的这些结构使用短射极长度以维持fmax。此类结构可适用于低杂讯放大器(lna)或高效能硅锗(sige)。
图12及13展示晶体管的类似组态。在图12中，沟槽布局围绕射极而呈对称。在图13中，沟槽布局为不对称。图14展示基极与沟槽相互交叉的对称布局。在不会让用于接触基极、射极与集极的接线的电阻降低的情况下，这些布局容许沟槽147被形成。举例而言，若将沟槽147置放于基极接触部与射极(图未示)之间，基极电阻将会更高或无限地更高，其原因在于基极与射极之间电流路径缩减或没有电流路径。
图15为流程图，其根据本文中的装置及方法，绘示为了改善迁移率，围绕射极在沟槽中具有应力材料的异质接面双极晶体管(hbt)的例示性制作方法。于步骤210，npn晶体管形成位在硅衬底上。npn晶体管包括集极区、形成于该集极区上的基极区、及形成于该基极区上的射极区。于步骤220，隔离结构围绕该npn晶体管而形成在该硅衬底中。该隔离结构可以是浅沟槽隔离(sti)。于步骤230，沟槽形成于该硅衬底中，并且侧向地安置成相邻于该npn晶体管。该沟槽至少部分地形成到该基极区内。于步骤240，接着以压缩材料填充该沟槽以改善该基极与集极区中的载子迁移率。
可预见的是，本文中所述的方法能用于制作硅锗(sige)异质接面双极性装置或任何互补式金属氧化物半导体(cmos)装置。
本方法如以上所述，可用于制造集成电路芯片。所产生的集成电路芯片由制造商以空白晶片形式(也就是说，作为具有多个未封装芯片的单一晶片)、当作裸晶粒、或以封装形式来配送。在已封装的例子中，芯片被嵌装于单一芯片封装(诸如塑胶载体，具有黏贴至主机板或其它更高阶载体的引线)中，或多芯片封装(诸如具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。在任一例子中，该芯片接着与其它芯片、离散电路元件、及/或其它信号处理装置整合成下列的部分或任一者：(a)诸如主机板的中间产品，或(b)最终产品。最终产品能是包括集成电路芯片的任何产品，范围涵盖玩具及其它低阶应用至具有显示器、键盘或其它输入装置、及中央处理器的进阶计算机产品。
对于电子产品的应用，可使用半导电性衬底，诸如硅晶片。该衬底致使能够透过许多制作步骤轻易操作微型装置。许多个别装置通常是在一个衬底上被制作在一起，然后在制作接近结束时被单独化成分开的装置。为了制作微型装置，一个接着一个重复多次执行许多程序。这些程序一般包括：沉积膜件、以所欲微型特征将膜件进行图型化、以及移除(或蚀刻)膜件的部分。举例而言，在记忆体芯片制作中，可进行有数个光刻步骤、氧化步骤、蚀刻步骤、掺杂步骤、以及许多其它步骤。许多微制造程序的复杂度能透过这些程序的掩模数量说明。
本发明揭露的态样在本文中根据本文中的具体实施例，参照方法、设备(系统)及计算机程序产品的流程图说明及/或方块图来描述。将会理解的是，在流程图说明及/或二维方块图的各方块、以及流程图说明及/或方块图中的方块组合能通过计算机程序指令实施。可将这些计算机程序指令提供至通用型计算机、特殊用途计算机、或其它可编程数据处理器具的处理器以产生机器，使得经由计算机或其它可编程数据处理器具的处理器所执行的指令建立用于实施流程图及/或方块图一或多个功能块中所指定的功能/动作的手段。
计算机程序指令亦可被载入到计算机、其它可编程数据处理器具、或其它装置，而在计算机、其它可编程器具或其它装置上进行一连串操作步骤以产生计算机实施程序，使得计算机或其它可编程器具上执行的指令提供用于实施流程图及/或方块图一或多个功能块中所指定功能/动作的程序。
应了解的是，本文所用术语的目的仅在于说明特殊具体实施例并且意图不在于限制本揭示。如本文中所用，单数形式“一”、“一种”、“一个”、以及“该”的用意在于同时包括复数形式，上下文另有所指除外。将进一步了解的是，“包含”(及/或其变形)等词于本说明书中使用时，指明所述特征、整体、步骤、操作、元件及/或组件的存在，但并未排除一或多个其它特征、整体、步骤、操作、元件、组件及/或其群组的存在或新增。
另外，了解本文中所使用诸如“右”、“左”、“垂直”、“水平”、“顶端”、“底端”、“上”、“下”、“底下”、“下面”、“下层”、“上方”、“上层”、“平行”、“垂直”等用语在于说明此等用语在图式中取向及绘示时的相对位置(除非另有所指)。诸如“触及”、“上”、“直接接触”、“毗连”、“直接相邻于”等用语意为至少一个元件实体接触另一元件(此等所述元件之间没有用其它元件来分隔)。
下面权利要求书中所有手段或步骤加上功能元件的对应结构、材料、动作及均等者用意在于包括结合如具体主张的其它主张专利权的元件进行任何结构、材料或动作。本发明的各项具体实施例的描述已为了说明目的而介绍，但用意不在于穷举或受限于所揭示的具体实施例。许多修改及变例对所属领域技术人员将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改良、或让所属领域技术人员能够理解本文中所揭示的具体实施例而选择。