低电容静电放电（ESD）器件的制作方法

本公开涉及半导体结构，更具体地，涉及低电容静电放电(esd)器件及其制造方法。

背景技术：

高频电路应用(例如，asic高速串行(hss)链路、无线通信中的功率放大器等)需要低电容静电放电(esd)保护。例如，cmos技术中的功率放大器容易受到esd事件的影响，这可以损坏集成电路(ic)，因此需要esd保护。

在正常操作期间，使用例如esd二极管、esdnfet等的常规esd器件倾向具有在esd关闭时影响电路的高寄生电容。可控硅整流器(scr)结构是所期望的替代esd结构，因为与例如esd二极管和esdnfet相比，它们提供低电容和高esd性能。scr器件是四层固态电流控制器件。四层器件包括形成pnpn结构的p-n-p-n层或形成npnp结构的n-p-n-p层，其中任一个具有三个p-n结和三个端子。scr是单向器件(即，只能在一个方向上传导电流)，通常只能通过进入到栅极的电流才能触发(与triac相反，其可以通过施加到它的栅极电极的正电流或负电流正常触发)。

技术实现要素：

在本公开的方面中，一种结构包括：第一结构，其包括部分地延伸在第一阱之上的第一扩散区域、第二扩散区域以及第三扩散区域的图案；以及第二结构，其包括在第二阱中的第四扩散区域，第四扩散区域电连接到第一结构以在衬底的体区域上形成可控硅整流器(scr)。

在本公开的方面中，一种结构包括：第一结构的第一p+区域，部分地在soi技术中的第一n区域之上；以及在体衬底中的第一p区域，其中第二结构的第一n+区域形成在与绝缘体上硅(soi)技术相邻的体衬底的边缘处。

在本公开的方面中，一种结构包括：第一鳍结构，其包括部分地延伸在第一阱和绝缘体上半导体(soi)区域中的掩埋氧化物层之上的交替扩散区域的图案；以及第二鳍结构，由扩散区域构成并在与soi区域相邻的衬底的体区域中的第二阱上。

附图说明

在下面的详细描述中通过本公开的示例性实施例的非限制性示例参考所述多个附图来描述本公开。

图1示出了根据本公开的方面的esdscr结构以及相应的制造工艺。

图2a示出了根据本公开的另一方面的esdscr结构以及相应的制造工艺。

图2b示出了图2a的esdscr结构的局部俯视图。

图3示出了根据本公开的另一方面的esdscr结构以及相应的制造工艺。

图4示出了根据本公开的方面的esdscr器件与常规esd器件的估计电容的比较。

具体实施方式

本公开涉及半导体结构，更具体地，涉及低电容静电放电(esd)器件及其制造方法。更具体地，本公开涉及低电容esd可控硅整流器(scr)器件及其制造方法。有利地，与常规的esd器件相比，esdscr器件提供了用于esd保护的总电容减小。例如，通过实施在此描述的esdscr结构，可以使c1电容减小大于总二极管-触发(dt)scr电容减小的40％，例如，c_总从大约0.75c减小到0.43c。此外，在此描述的esdscr结构可以在dtscr总器件面积上具有大约30％至70％的减小。

在实施例中，在此描述的esdscr器件可以在基于鳍的技术中实现，以改善scr性能并提供面积节省。esdscr还在包括体衬底和soi技术的混合晶片中实现。例如，如在此描述的二极管-触发(dt)scr可以包括具有交替扩散区域的鳍(条)结构。鳍结构的第一p+区域、第一n阱区域以及第一p阱区域、与在体区域上的另一鳍结构的第一n+区域可以在体区域上形成scr。在实施例中，第二p+区域和n区域可以在soi区域上形成第一二极管，并且scr的第一p+区域和n区域是分段的并且在体区域和soi区域的边缘上。鳍结构的第二p+区域和第一二极管的n区域可以是分段的并且在soi区域上。

本公开的低电容esdscr器件可以使用多种不同的工具以多种方式制造。通常，方法和工具用于形成尺寸在微米和纳米级的结构。已经从集成电路(ic)技术中采用了用于制造本公开的低电容esdscr器件的方法，即技术。例如，这些结构构建在晶片上，并且通过在晶片顶部上通过光刻工艺图案化的材料的膜来实现。具体地，低电容esdscr器件的制造使用三个基本构建块：(i)在衬底上沉积材料的薄膜，(ii)通过光刻成像在膜的顶部上施加图案化掩模，以及(iii)将膜选择性地蚀刻到掩模。

图1示出了根据本公开的方面的esdscr结构以及相应的制造工艺。在实施例中，结构10包括形成在体衬底20中的p阱14之上的多个鳍结构(也称为条)12以及形成在n阱16之上且至少部分地在soi技术(在soi区域中)的掩埋氧化物层(box)层18之上的鳍结构12'。在实施例中，box层18将部分地将鳍结构12'与n阱16隔离，以减小鳍结构12'的p+区与n阱14之间的电容。

在更具体的实施例中，鳍结构12'由完全耗尽的soi材料形成，并且部分地(例如，1/2)在box层18上，以减小鳍结构12'的p+区和n阱14之间的电容大约一半(1/2)。鳍结构12、12'可以通过绝缘材料19彼此电分离，绝缘材料19可以部分地形成在p阱14和n阱16中。

在实施例中，体衬底材料20可以由包括但不限于si、sige、sigec、sic、gaas、inas、inp以及其它iii/v或ii/vi化合物的任何合适的半导体材料构成。鳍结构12'也可以由soi区域中的完全耗尽的soi形成。另外，p阱14和n阱16可以通过本领域技术人员已知的任何常规的离子注入或掺杂工艺来形成，以使得不需要进一步的解释来理解本公开。例如，p阱14和n阱16可以使用例如硼、砷或磷(采用掩模或阻挡材料)以常规能级(例如，1e20)来掺杂或离子注入。

绝缘材料19可以是使用常规cmos工艺形成的任何绝缘材料，例如基于氧化物的材料或基于氮化物的材料。例如，绝缘材料19可以是浅沟槽隔离区域，部分地形成在体衬底材料20内并且在鳍结构12、12'之间凸起。形成初始沟槽的蚀刻工艺可以是具有选择性化学的反应离子蚀刻(rie)以在衬底材料20中形成沟槽。沉积工艺可以是任何常规沉积工艺(例如，化学气相沉积(cvd)工艺)，在沟槽内并在鳍结构12、12'之间的沟槽之上凸起地沉积材料。在沉积绝缘材料19之后，可以通过常规化学气相沉积工艺去除任何残留材料。

可以使用包括侧壁图像转移(sit)技术的任何常规cmos工艺来制造鳍结构12、12'。在sit技术的示例中，使用常规cvd工艺将芯轴材料(例如，sio2)沉积在体衬底材料20(以及soi技术的半导体材料)上。抗蚀剂形成在芯轴材料上，并暴露于光以形成图案(开口)。反应离子蚀刻通过开口被施行以形成芯轴。间隔物形成在芯轴的侧壁上，其优选地是与芯轴不同的材料，并且使用本领域技术人员已知的常规沉积工艺而形成。例如，间隔物可以具有与鳍结构12、12'的尺寸匹配的宽度。使用对芯轴材料有选择性的常规蚀刻工艺去除或剥离芯轴。然后在间隔物的间隔内执行蚀刻以形成亚光刻特征。然后可以剥离侧壁间隔物。

在实施例中，鳍结构12是与n+鳍结构交替的p+鳍结构，在实施例中，其中n+鳍结构在体衬底材料20和soi区域的边缘处。可以使用本领域普通技术人员已知的任何常规离子注入或掺杂技术来制造p+和n+鳍结构12，以使得对于理解本公开不需要进一步的解释，例如，使用硼、砷或磷(采用掩模或阻挡材料)以常规能级(例如，1e20)。在实施例中，另一方面，鳍结构12'设置在soi技术和体衬底20的边缘处，并且包括p+扩散材料12'a、n+扩散材料12'b以及p+扩散材料12'c的交替图案，被绝缘材料22分离并部分地形成在体衬底材料20和soi技术的box层18之上。鳍结构12'、n+鳍结构和阱(例如，box之下的p阱14和n阱16)将在体衬底材料20之上形成四层scr器件(例如，pnpn)。

在实施例中，p+扩散材料12'a、12'c可以使用任何常规离子注入或掺杂技术来制造，优选地，同时形成p+鳍结构12；而n+扩散材料12'b可以使用任何常规离子注入或掺杂技术来制造，优选地，同时形成n+鳍结构12。如本领域技术人员应当理解的，阻挡材料(未示出)将用于在这些过程期间阻止n+扩散材料扩散到p+区域中，反之亦然。在实施例中，绝缘材料22也可以单独沉积或者在形成绝缘材料18的相同处理步骤中沉积。

在实施例中，p+扩散材料12'a将通过p阱14和n阱16电连接到n+鳍结构12，在体衬底20上形成pnpnscr器件。与常规结构相比，该紧凑结构(使用具有pnp设置的单个鳍)将节省大量的空间，同时还改善了esd器件的电容。例如，电容c1(例如，鳍结构12的p+扩散材料12'a与n阱16之间的电容)将低于常规scr器件或其它esd结构，因此减小scr器件的总电容。另外，p+鳍和n+结构12与p+扩散材料12'a将在该结构的体区域之上形成二极管结构。

图2a示出了根据本公开的另一方面的esdscr结构以及相应的制造工艺。图2b示出了图2a的esdscr结构的局部俯视图。在实施例中，结构10'包括形成在如关于图1所描述的体衬底20中的p阱14之上的多个鳍结构120、120'。如图2a所示，鳍结构120'设置在体衬底20的边缘处。多个鳍结构120a、120b、120c、120d、120e形成在soi技术的box层18之上和n阱16中。在实施例中，鳍结构120a、120b、120c、120d、120e可以在soi技术的完全耗尽的半导体材料中形成。如在此进一步描述的，鳍结构和阱(p阱14和n阱16)在体衬底20中形成scr器件，并且box层18上的其余鳍结构形成soi技术中的二极管。

类似于关于图1所描述的，鳍结构120a可部分地形成在体衬底材料20和soi技术的box层18之上。在实施例中，在box层18之上形成其余的鳍结构120b、120c、120d、120e，其中n阱16'(第二扩散)在以下之间：(i)鳍结构120a和120b；(ii)120b和120c；以及(iii)120d和120e。而且，如本领域技术人员应当理解的，绝缘材料19将电隔离(i)鳍结构120和120'，(ii)鳍结构120'和120a以及(iii)鳍结构120c和120d。

在实施例中，鳍结构120、120b和120d是p+鳍结构；而鳍结构120'、120c和120e是以在此描述的方式形成的n+鳍结构。另外，与上述类似，鳍结构120a包括由绝缘材料22分离的p+扩散材料120'a、n+扩散材料120'b以及p+扩散材料120'c的交替图案。通过该方式，p+扩散材料120'a、n+鳍结构120'以及阱将在体衬底20中形成紧凑的pnpnscr器件(例如，scr路径)。另外，鳍结构120a的n+扩散材料120'b与鳍结构120b电连接以形成soi技术中的第一二极管，而鳍结构120c与120d电连接以形成soi技术中的第二二极管。

图3示出了根据本公开另一方面的esdscr结构以及相应的制造工艺。在实施例中，结构10”包括多个鳍结构200、205和210，其中鳍结构200形成在体衬底20中的p阱14的边缘处。鳍结构205和210形成在类似于关于图1所描述的soi技术的n阱16中的box层18之上。因此，形成在体衬底20和soi技术的边缘处的鳍结构200可以用于形成scr器件(具有阱)。

如在此所描述的，鳍结构200包括由绝缘材料22分离的p+扩散材料200a、n+扩散材料200b以及p+扩散材料200c的交替图案。体衬底20中的鳍结构200、阱和鳍结构12将在体衬底材料20之上形成紧凑的scr器件。并且，如在此所描述的，与常规结构相比，部分形成在box层18之上的鳍结构200将显著减小scr器件的电容。

仍然参考图3，鳍结构205包括由绝缘材料22分离的n+扩散材料205a、p+扩散材料205b以及n+扩散材料205c的交替图案，以形成第一二极管(与n阱完全隔离)。鳍结构210包括由绝缘材料22分离的p+扩散材料210a、n+扩散材料210b以及p+扩散材料210c的交替图案，以形成第二二极管(与n阱完全隔离)。通过该方式，可以制造两个紧凑的二极管。此外，在实施例中，鳍结构200的n+扩散材料200b电连接到鳍结构205的p+扩散材料205b，而鳍结构205的n+扩散材料205a、205c电连接到鳍结构210的p+扩散材料210a、210c。

图4示出了根据本公开的方面的esd器件与常规esd器件的估计电容的比较。如在该比较中所示，根据本公开的结构的c1电容可以具有大于总dtscr电容减小的40％的c1电容的减小，例如，c_总从0.75减小到0.43。

如上所述的方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(也就是说，作为具有多个未封装芯片的单个晶片)作为裸芯片或以封装形式分发。在后一种情况下，芯片安装在单个芯片封装(诸如塑料载体，具有固定到母板或其它更高级别载体的引线)或多芯片封装(诸如具有单面或双面表面互连或掩埋互连的陶瓷载体)中。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理设备集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。

为了说明的目的，已经呈现了本公开的各种实施例的描述，但并不旨在穷举或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。选择在此所使用的术语是为了最好地解释实施例的原理、对市场中发现的技术的实际应用或技术改进，或使得本领域普通技术人员能够理解在此所公开的实施例。