一种低势垒肖特基二极管及其制备方法与流程

本发明涉及半导体领域，具体涉及一种低势垒肖特基二极管及其制备方法。

背景技术：

肖特基二极管由于是单极型器件，几乎无反向恢复电流，比pn二极管具有更好的反向恢复特性。宽禁带半导体碳化硅(sic)的肖特基二极管可以做到耐压3300v以上，在高压、高频开关电路中具有更好的优势。但是，同样由于碳化硅材料的宽带隙特性，sic肖特基二极管的势垒一般都比较高，如工业界经常用的ti、mo势垒在1.2-1.3ev之间，而ni、pt的势垒则大于1.6ev。势垒高可以使器件承受更高的耐压，以及耐高温的应用能力，但是高势垒使得二极管的正向压降升高，导通损耗增加。目前sic肖特基二极管的功耗主要发生在高势垒上。如对于常规10a的器件，正向压降为1.5v，而器件开启电压达到0.9v，成为损耗的主要部分。

技术实现要素：

针对现有技术中存在的问题，本发明的目的在于提供一种低势垒肖特基二极管，其有效解决了目前sic肖特基二极管的功耗主要发生在高势垒上的问题。本发明的另一目的在于提供一种低势垒肖特基二极管的制备方法。

为实现上述目的，本发明采用以下技术方案：

一种低势垒肖特基二极管，所述肖特基二极管的肖特基势垒金属包括上下两层金属，其中下层金属为把高势垒金属的纳米级颗粒均匀的掺入低势垒金属中的合金，上层金属为低势垒金属；肖特基二极管的有源区势垒调制层的掺杂浓度高于沟道层，所述沟道层的掺杂浓度高于漂移层。

进一步，所述高势垒金属为au、ni、pt或pd；所述低势垒金属为ti、mo或w。

进一步，所述肖特基势垒金属的两侧并联了pn二极管。

一种低势垒肖特基二极管的制备方法，所述方法包括如下步骤：

1)首先在外延片做上光刻标记，然后进行n型离子注入，形成沟道层和势垒调制层；

2)以步骤1)中剩下的sio2为掩膜进行离子注入，注入的为p型掺杂离子，多次注入在凹槽底部形成一个p型掺杂区，注入完成后去除掩膜；再用光刻方法形成结终端区注入的掩膜，进行结终端区离子注入，同样注入p型掺杂离子；

3)去除步骤2)中的注入掩膜，在器件表面淀积一薄层石墨层作为保护，之后进行激活退火；

4)去除所述石墨层，对sic表面进行清洗；之后进行牺牲氧化工艺，用热氧化的方法生长一层氧化层，再用hf或boe腐蚀掉所述氧化层；

5)再进行热氧化生长sio2钝化层，用pecvd或cvd方法生长场介质层，用光刻、刻蚀或boe腐蚀的方法去掉有源区内的介质，保留结终端区的介质，形成介质对终端区的保护；

6)用光刻、蒸发金属和剥离的方法在浅槽底部p区做上欧姆接触金属，背面淀积金属，进行快速退火形成欧姆接触；

7)在表面淀积高势垒肖特基金属颗粒层，颗粒相对均匀分散的分布在sic表面，厚度为1-2层颗粒；然后再淀积低势垒肖特基金属层；之后进行快速热退火处理；最后用光刻腐蚀的方法腐蚀有源区外的金属；

8)淀积并形成电极金属，淀积钝化介质；并进行图形化和选择刻蚀，露出电极的金属；进行烘烤固化；最后，在背面淀积电极金属。

进一步，步骤3)中的激活退火的温度大于1500℃，时间大于3分钟。

进一步，步骤4)中氧化层的厚度为10nm-50nm。

进一步，步骤5)中所述sio2钝化层的厚度为10nm-50nm，所述场介质层的厚度大于100nm。

进一步，步骤6)中快速退火的温度为950-1050℃，时间为2-5分钟。

进一步，步骤7)中所述高势垒肖特基金属颗粒层中的高势垒肖特基金属颗粒直径在1μm以下。

本发明具有以下有益技术效果：

本申请的肖特基接触的外延层表面形成高掺杂层，并且用高低不同势垒两种金属的合金形成一薄层的肖特基接触层，最终根据以上两个因素增加了半导体表面的最高电场，根据镜像力原理对肖特基接触的势垒高度进一步降低，形成比单一金属的势垒更低的肖特基二极管。利用周边并联嵌入的pn二极管屏蔽肖特基接触，实现优越的反向耐压性能。

附图说明

图1为本发明实施例中两种金属形成的肖特基接触的结构示意图；

图2为本发明实施例中肖特基二极管的截面结构示意图；

图3为本发明实施例低势垒肖特基二极管的制备方法中浅槽刻蚀后的结构示意图；

图4为本发明实施例低势垒肖特基二极管的制备方法中离子注入后的结构示意图；

图5为本发明实施例低势垒肖特基二极管的制备方法中激活退火后的结构示意图；

图6为本发明实施例低势垒肖特基二极管的制备方法中场介质工艺后的结构示意图；

图7为本发明实施例低势垒肖特基二极管的制备方法中欧姆接触后的结构示意图；

图8为本发明实施例低势垒肖特基二极管的制备方法中肖特基接触后的结构示意图；

图9为本发明实施例低势垒肖特基二极管的制备方法中电极金属及钝化保护后的结构示意图。

具体实施方式

下面，参考附图，对本发明进行更全面的说明，附图中示出了本发明的示例性实施例。然而，本发明可以体现为多种不同形式，并不应理解为局限于这里叙述的示例性实施例。而是，提供这些实施例，从而使本发明全面和完整，并将本发明的范围完全地传达给本领域的普通技术人员。

镜像力势垒降低是由表面的最高电场强度决定的，如下式，

△φ＝sqrt(em/4*π*ε)公式(1)

如果在表面形成高浓度的掺杂，表面层的剂量远大于漂移区零偏时的耗尽区电荷，那么表面的电场将增强，与金属和漂移区接触形成的势垒相比，势垒降低的值为：

△φ＝q/ε*sqrt(a*ns/(4*π))公式(2)

a*ns即为表面高掺杂层的剂量，其中a为厚度，ns为浓度。亦即增加表面层的剂量，可以降低肖特基势垒。但是，由于肖特基势垒比较低(特别是对常规的ti、mo肖特基接触)，且sic的耗尽区比较窄，因此高浓度掺杂降低势垒的方法最高能降低的势垒约0.1ev。如果需要进一步降低势垒，需要想办法增加表面电场。

如果采用更高的肖特基势垒金属，如au、ni、pt、pd等高功函数金属，则表面的最高电场将会进一步提高。

如图1所示，本发明的低势垒肖特基二极管的肖特基势垒金属包括上下两层金属，其中下层金属为把高势垒金属的纳米级颗粒1均匀的掺入低势垒金属2中的合金，上层金属为低势垒金属2；肖特基二极管的有源区势垒调制层的掺杂浓度高于沟道层，沟道层的掺杂浓度高于漂移层。高势垒金属为au、ni、pt或pd；所述低势垒金属为ti、mo或w。把高势垒金属的纳米级颗粒均匀的掺入低势垒金属中，在sic表面淀积一薄层形成肖特基接触，再覆盖一稍厚一点的低势垒金属层。在淀积的一薄层合金金属中，高势垒金属成颗粒状均匀分布在低势垒金属中。通过高势垒金属与sic表面接触形成高的表面电场，可以由镜像力进一步降低低势垒金属与sic的肖特基势垒。由tung的偶极层方法可以得到：

ez(0,0,z)＝vbi(2/w-2z/w2)-△φml-mh[1/(sqrt(z2+r2)-z2/sqrt((z2+r2)3)公式(3)

其中z为半导体表面向内的深度，w为耗尽区宽度，r为高势垒金属颗粒的半径，△φml-mh为低势垒金属与高势垒金属的势垒高度差。由公式(3)结合公式(1)可以得到，对于ti与pt两种金属，势垒可以进一步降低0.1ev以上。并且从公式可以得到，两种金属的势垒高度差越大，金属颗粒的直径越小，则势垒降低约多。

如图2所示，在第一导电类型的sic衬底上，外延第一导电类型缓冲层，缓冲层的厚度为0.5-2μm之间，浓度为1e18cm^-3左右；外延第一导电类型漂移层4，漂移层4的浓度在1e14cm^-3-5e16cm^-3之间，厚度在大于5μm，漂移层4的浓度、厚度根据设计器件的耐压而定；外延生长第一导电类型沟道层5，沟道层5的浓度比漂移层稍高，为了降低沟道的导通电阻，浓度为1e16-1e17cm^-3之间，厚度为大于0.4μm；外延生长第一导电类型的势垒调制层6，浓度比沟道层更高，为了形成势垒更低的肖特基接触，厚度小于0.2μm。势垒调制层6的浓度、厚度根据设计的势垒而定。沟道层5、势垒调制层6也可以通过离子注入再激活退火的方法形成。第一导电类型可以为n型或p型，原理一致，以下以n型来说明。

根据镜像力势垒降低原理，如果在表面形成高浓度的掺杂，表面层的剂量远大于漂移区零偏时的耗尽区电荷。一般地表面层剂量大于9e11cm^-2，势垒降低0.05ev以上。如表面50nm厚的掺杂浓度为7e17cm^-3，则ns为3.5e12cm^-2，△φ等于0.1ev，即势垒降低0.1ev。因此可以通过表面薄层的高剂量控制，调整势垒高度。

主要分为中间的有源区和周边的结终端区。有源区中在双金属肖特基势垒层3的两侧并联了pn二极管，用于在反偏时夹断导电沟道，屏蔽肖特基势垒。同时在正向大电流时pn二极管开启，增加大电流导通和浪涌能力。结终端可以是场限环、jte、以及两者的结合等多种形式。有源区势垒调制层6的浓度高于沟道层5，沟道层5浓度高于漂移层4。沟道层5的高浓度可以是外延生长形成，也可以是在后续工艺过程中注入n型离子形成。低势垒肖特基二极管还包括欧姆接触7、钝化层8以及场介质层9。

本发明的低势垒肖特基二极管的制备方法如下：

如图3所示，首先在外延片做上光刻标记。进行n型离子注入，如n、p离子，形成沟道层5和势垒调制层6。pecvd或lpcvd方法淀积sio2层10，并进行光刻后刻蚀，形成sic刻蚀的掩膜图形。sio2层10的厚度大于500nm，由刻蚀sic和作为后续离子注入掩膜所需的厚度决定。用icp或rie的等离子体刻蚀方法，以sio2层10为掩膜，刻蚀sic的n势垒调制层，凹槽的深度略深于势垒调制层。并且剩余足够的sio2层10的厚度以用于下一步工艺的离子注入掩膜。

如图4所示，以剩下的sio2掩膜，进行离子注入，注入的为p型掺杂离子，如al、b等离子，多次注入在凹槽底部形成一个p型掺杂区。注入结深大于0.5μm，浓度大于1e17cm^-3,同时接近表面的浓度大于1e19cm^-3，以利于后续形成p型欧姆接触。结深可以比沟道区浅或者更深。注入完成后去除掩膜。再用光刻方法形成结终端区注入的掩膜，进行结终端区离子注入，同样注入p型掺杂离子，如al、b等离子。

如图5所示，去除注入掩膜，在表面淀积一薄层石墨层11作为保护进行激活退火，激活退火的温度大于1500℃，时间大于3分钟。

去除表面的石墨层，对sic表面进行清洗，如用标准rca清洗方法。进行牺牲氧化工艺，用热氧化的方法生长一层薄的氧化层，厚度可以是10nm-50nm，再用hf或boe腐蚀掉氧化层。主要目的是去除刻蚀后表面的损伤层和粗糙层。

如图6所示，再进行热氧化生长sio2钝化层，厚度可以是10nm-50nm，可以是湿氧或干氧生长方法。控制两次热氧化生长的厚度，使得剩下的表面高掺杂的势垒调制层的厚度、浓度满足设计要求。用pecvd或其他cvd方法生长场介质层9，介质可以是sio2，或si3n4，或sio2/si3n4，sioxny等，厚度大于100nm，用光刻、刻蚀、boe腐蚀的方法去掉有源区内的介质，保留结终端区的介质。形成介质对终端区的保护。

如图7所示，用光刻、蒸发金属和剥离的方法在浅槽底部p区做上欧姆接触金属。背面淀积金属，进行快速退火形成欧姆接触。p型欧姆接触金属可以是tial等，背面金属为ni，进行950-1050℃，2-5分钟的快速退火，形成欧姆接触7。

如图8所示，在表面淀积高势垒肖特基金属颗粒层，如au、ni、pt、pd等，颗粒直径为nm级，如5nm以上，1μm以下。颗粒相对均匀分散的分布在sic表面，厚度为1-2层颗粒。金属颗粒的淀积可以用气溶胶的方式，或者溅射的方式。然后再淀积低势垒肖特基金属层，如ti、mo、w等，形成双金属肖特基势垒层3，肖特基金属层大于50nm。然后进行快速热退火处理，一则改善肖特基接触的均匀性，二则金属颗粒可以更好的嵌入金属层中。用光刻腐蚀的方法腐蚀有源区外的金属。

如图9所示，淀积并形成电极金属12，如al,或掺si或cu的al，大于3μm厚,或者是ag或cu，厚度大于2μm。淀积钝化层8，如sio2/si3n4，厚度分别可以为500nm和300nm。并进行图形化和选择刻蚀，露出电极的金属。涂布聚酰亚胺，进行图形化，露出电极的金属。进行烘烤固化。最后，在背面淀积电极金属，如tiniag，总厚度大于1μm。

上面所述只是为了说明本发明，应该理解为本发明并不局限于以上实施例，符合本发明思想的各种变通形式均在本发明的保护范围之内。