共源共栅电路和电子设备的制作方法

本公开涉及共源共栅电路和电子设备，更具体地讲，涉及具有场电极的共源共栅电路和电子设备。

背景技术：

含氮层的载流子捕集是一个问题。对于具有包含AlaGa(1-a)N(其中0<a≤1)的一个或多个层的III-N晶体管来说，电子捕集可对通态电阻(RDSON)产生不利影响，并且空穴捕集使晶体管阈值电压的偏移。与RDSON没增加时相比，RDSON阻值可增加并导致晶体管发热量增加以及工作效率低下。阈值电压偏移的绝对值距离其较早时间的值可在1V至5V的范围内。阈值电压的偏移可使晶体管更加不稳定。

在共源共栅电路、高侧晶体管和低侧晶体管中，其中该电路通常由提供给低侧晶体管的栅极的信号控制。如果关于导通和关断晶体管的定时特性过大，则在低侧晶体管导通或关断之后，高侧晶体管可显著地保持关断或导通状态。

技术实现要素：

本实用新型将要解决的问题是获得对于彼此更好地匹配的晶体管具有改善的导通/关断时间的共源共栅电路和电子设备。

根据本实用新型的一方面，提供了一种共源共栅电路。该共源共栅电路包括：包括源极和栅极的高侧晶体管；以及包括漏极、源极和栅极的低侧晶体管，其中高侧晶体管的源极耦接到低侧晶体管的漏极；并且高侧晶体管的栅极耦接到低侧晶体管的源极和栅极中的每一者。

在实施方案中，电路还包括：具有第一端子和第二端子的第一耦接元件，其中第一耦接元件的第一端子电连接到高侧晶体管的栅极，并且第一耦接元件的第二端子电连接到低侧晶体管的源极或栅极，其中第一耦接元件是电阻器或电容器。

在另一个实施方案中，电路还包括：第一电容器和第二电容器，每个电容器都具有第一电极和第二电极；其中第一电容器的第一电极电连接到高侧晶体管的栅极，第一电容器的第二电极电连接到低侧晶体管的栅极；第二电容器的第一电极电连接到高侧晶体管的主体，并且第二电容器的第二电极电连接到低侧晶体管的栅极。

在另一方面，共源共栅电路包括：包括源极、栅极和主体的高侧晶体管；以及包括漏极、源极和栅极的低侧晶体管，其中高侧晶体管的源极耦接到低侧晶体管的漏极；高侧晶体管的栅极耦接到低侧晶体管的源极；并且高侧晶体管的主体耦接到低侧晶体管的栅极。

在实施方案中，电路还包括：具有第一电极和第二电极的电容器，其中电容器的第一电极电连接到高侧晶体管的主体，并且电容器的第二电极电连接到低侧晶体管的栅极。

在另一方面，提供一种电子设备。该电子设备包括：高侧晶体管，所述高侧晶体管包括沟道层、覆盖沟道层并耦接到高侧电源端子的漏极、和覆盖沟道层的源极；低侧晶体管，所述低侧晶体管包括耦接到高侧晶体管源极的漏极区和耦接到低侧电源端子的源极区；以及覆盖并电容耦接到高侧晶体管的沟道层的场电极，其中所述场电极被配置为处于这样的电压，所述电压介于高侧电源端子的电压和低侧电源端子的电压之间。

在实施方案中，高侧晶体管还包括栅极电极，其中场电极覆盖高侧晶体管的栅极电极但不电连接到高侧晶体管的栅极电极；高侧晶体管的栅极电极在覆盖沟道层的位置和高侧晶体管的源极电极和漏极电极之间具有最高的高度；并且场电极包括位于比此最高高度低的位置的部分。

在另一个实施方案中，高侧晶体管还包括栅极电极，其中场电极覆盖高侧晶体管的栅极电极但不电连接到高侧晶体管的栅极电极；该部分横向设置在(1)高侧晶体管的栅极电极和(2)高侧晶体管的漏极电极或源极电极之间。

在本实用新型的又一个实施方案中，高侧晶体管还包括栅极电极，其中场电极覆盖高侧晶体管的栅极电极但不电连接到高侧晶体管的栅极电极；并且在高侧晶体管的源极电极和漏极电极之间，场电极的最低高度高于栅极的最高高度，并且最低高度与沟道层之间的距离小于0.9微米。

在另一实施方案中，高侧晶体管是耗尽型晶体管，并且低侧晶体管是增强型晶体管；高侧晶体管的漏极电极电连接到高侧电源端子；高侧晶体管还包括栅极电极，其中场电极覆盖并电容耦接到栅极电极，但不电连接到高侧晶体管的栅极电极，并且耦接到低侧晶体管的源极区；高侧晶体管的源极电极电连接到低侧晶体管的漏极区；低侧晶体管的栅极电极电连接到场电极；并且低侧晶体管的源极区电连接到低侧电源端子。

本实用新型实现的技术效果是实现了对于彼此更好地匹配的晶体管具有改善的导通/关断时间的共源共栅电路和电子设备。

附图说明

在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。

图1包括共源共栅电路的示意图，该共源共栅电路允许共源共栅电路内的晶体管的栅极拥有不同的耦接配置。

图2包括共源共栅电路的示意图，其中低侧晶体管的栅极电容耦接到高侧晶体管的栅极和沟道层。

图3包括共源共栅电路的示意图，其中高侧晶体管的栅极耦接到低侧晶体管的栅极和源极。

图4包括工件的一部分的剖视图，其中该工件所包括的晶体管的栅极电极和沟道层电容耦接到场电极。

图5包括工件的一部分的剖视图，其中该工件所包括的晶体管的栅极电极和沟道层电容耦接到场电极。

图6包括工件的一部分的剖视图，其中该工件所包括的晶体管的沟道层电容耦接到场电极。

技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可以相对于其它元件放大，以有助于提高对本实用新型的实施方案的理解。

具体实施方式

提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实施方式和实施方案。提供该重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，基于如本申请中所公开的教导，可以采用其它实施方案。

术语“化合物半导体”旨在意指包含至少两种不同元素的半导体材料。示例包括SiC、SiGe、GaN、InP、AlvGa(1-v)N、CdTe等等。III-V半导体材料旨在意指包含至少一种三价金属元素和至少一种15族元素的半导体材料。III-N半导体材料旨在意指包含至少一种三价金属元素和氮的半导体材料。13族-15族半导体材料旨在意指包含至少一种13族元素和至少一种15族元素的半导体材料。

术语“载体杂质”旨在意指(1)当作为受体时，化合物内的杂质，与化合物内的所有阳离子的至少90％相比较，该杂质具有不同化合价状态，或(2)作为供体时，化合物内的杂质，与化合物内的所有阴离子的至少90％相比较，该杂质具有不同化合价。例如，C、Mg和Si为相对于GaN的受体，因为它们可捕集电子。如本文所用，Al不是相对于GaN的载体杂质，因为Al和Ga具有3+化合价。载体杂质可有意地添加，或者可作为天然产生杂质或作为形成包括杂质的层的结果存在。受体和供体为相反载体类型的载体杂质。

尽管层或区域在本文可描述为供体杂质类型或受体杂质类型，但技术人员理解杂质类型可为相反的并且根据本实用新型描述也为可能的。

除非相反地明确规定，否则术语“载体杂质浓度”或“载体杂质的浓度”在指代层、膜或区域时，旨在意指此类层、膜或区域的平均浓度。

为了附图的清楚，设备结构的某些区域诸如掺杂区或介电区可以被示为具有大致直线的边缘和精确角度的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不为精确角度。

术语“在…上”、“覆盖”和“在…上方”可用于指示两种或更多种元件彼此直接物理接触。然而，“在…上方”也可意指两种或更多种元件彼此不直接接触。例如，“在…上方”可意指一种元件在另一种元件之上，但元件彼此不接触并且可在这两种元件之间具有另一种或多种元件。

对应于元素周期表中的列的族编号基于2011年1月21日版IUPAC元素周期表。

术语“高电压”在提及层、结构或设备时，意指此类层、结构或设备可在此类层、结构或设备上(如，在处于断开状态的晶体管的源极与漏极之间)经受至少150V差值而不表现出介电击穿、雪崩击穿等。

术语“包含”、“含有”、“包括”、“在内的”、“具有”、“拥有”或其任何其它变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或装置不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或装置固有的其它特征。此外，除非相反地明确规定，否则“或”是指包括性的或非排他性的或。例如，条件A或B由以下任一者满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。

另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出本实用新型的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。

词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于指定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值至多百分之十(10％)(以及针对半导体掺杂浓度至多百分之二十(20％))的差值为合理差值。

除非另外定义，否则本文所用的所有技术和科学术语具有与本实用新型所属领域的技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其它来源中找到。

在一方面，共源共栅电路可包括高侧晶体管和低侧晶体管，所述高侧晶体管包括源极和栅极，所述低侧晶体管包括漏极、源极和栅极。高侧晶体管的源极可耦接到低侧晶体管的漏极；高侧晶体管的栅极可耦接到低侧晶体管的源极和栅极中的每一者。在实施方案中，所述高侧晶体管和所述低侧晶体管的所述栅极可彼此电容耦接，并且所述低侧晶体管的所述栅极可电容耦接到所述高侧晶体管的所述主体。在另一个实施方案中，高侧晶体管的栅极可电阻耦接到低侧晶体管的栅极和源极。在不脱离本文所述概念的情况下，可使用其它耦接配置。

在另一方面，电子设备可包括高侧晶体管、低侧晶体管和场电极。高侧晶体管可包括沟道层、覆盖沟道层并耦接到高侧电源端子的漏极电极、和覆盖沟道层的源极电极。低侧晶体管可包括耦接到高侧晶体管源极电极的漏极区、和耦接到低侧电源端子的源极区。所述场电极可覆盖并电容耦接到所述高侧晶体管的所述沟道层，其中所述场电极被配置为处于这样的电压，所述电压介于所述高侧电源端子的电压和所述低侧电源端子的电压之间。

该电路和电子设备可使得晶体管诸如III-N晶体管的主体或沟道层内的捕集载流子更少，更少的捕集载流子可降低RDSON，并且减少晶体管阈值电压的偏移。在另一个实施方案中，阻抗元件诸如电阻器可用于允许共源共栅电路内的不同晶体管具有更好匹配的导通/关断时间。

图1包括共源共栅电路10的电路示意图，该共源共栅电路包括高侧晶体管12和低侧晶体管14。在实施方案中，高侧晶体管12是耗尽型晶体管，并且低侧晶体管14是增强型晶体管。在另选的实施方案中，低侧晶体管14是耗尽型晶体管。在具体实施方案中，高侧晶体管12是耗尽型高电子迁移率晶体管(HEMT)，并且低侧晶体管14是Si金属-绝缘体-半导体场效应晶体管(MISFET)。在另一个实施方案中，低侧晶体管14是增强型HEMT。在实施方案中，高侧晶体管12的漏极耦接到相对高电压电源端子11，高侧晶体管12的源极在中间节点处耦接到低侧晶体管14的漏极，并且低侧晶体管14的源极耦接到相对低电压电源端子15。低侧晶体管14的栅极可耦接到共源共栅电路控制端子16，该共源共栅电路控制端子可连接到共源共栅电路控制模块(未示出)，该共源共栅电路控制模块可包括栅极驱动器电路。

框17、框18和框19表示可存在或可不存在于电路内的耦接。框17位于高侧晶体管12的栅极和低侧晶体管14的源极之间，框18位于晶体管12的栅极和低侧晶体管14的栅极之间，并且框19位于高侧晶体管12的主体或沟道层和低侧晶体管14的栅极之间。框18和框19以及低侧晶体管14的栅极在节点13处彼此电连接。

框17至框19中的每一个都可以是包括阻抗元件、电荷存储元件或电连接的一种耦接类型。阻抗元件可包括电阻器或电感器，电荷存储元件可包括电容器。在实施方案中，框17至框19中的一者的耦接的至少一者与其它框中的耦接不同。例如，框17可以是电连接，并且框18可以是电荷存储元件。某些组合可能不被使用。例如，框17和框18将不能同时为电连接，因为将造成共源共栅电路控制端子16与低电压电源端子15电气短路。框19是可选的，并且主体或沟道层可不耦接到低侧晶体管12的栅极。

图2包括共源共栅电路20的电路示意图，其中框17是电连接，并且框18和框19均为电荷存储元件。在具体实施方案中，高侧晶体管12的栅极电连接到低侧晶体管14的源极，并且低侧晶体管14的栅极电容耦接到高侧晶体管12的栅极和沟道层中的每一者。该电路可用于III-N晶体管以减少高侧晶体管12的沟道层中捕集电子的数量，因为沟道层中被捕集的电子可迁移到覆盖高侧晶体管12的沟道层的阻挡层中。

图3包括共源共栅电路30的电路示意图，其中框17和框18均为阻抗元件，并且框19不存在。在具体实施方案中，高侧晶体管12的栅极电阻耦接到低侧晶体管14的源极和栅极。在具体实施方案中，电连接在晶体管12和晶体管14的栅极之间的电阻器(框18)有助于更紧密地匹配晶体管12和晶体管14的导通/关断时间。另一个电阻器(框17)电连接在高侧晶体管12的栅极和低侧晶体管14的源极之间，并且此类其它电阻器比对应于框18的电阻器具有更大的电阻。框17和框18的电阻器形成了分压器，并允许高侧晶体管12的栅极的导通电压为介于共源共栅电路控制端子16处的电压和低侧晶体管14的源极电压之间的中间值。因此，电阻器可帮助限制高侧晶体管12的栅极上的电压，因为栅极电压过高可导致过多的不期望的漏电流。电阻器可以被结合到高侧晶体管和低侧晶体管12所在的管芯中，或者作为分立部件。

图4至图6包括根据示例性而非限制性实施方案的包括高侧晶体管的电子设备的剖视图。此类实施方案有助于降低在高侧晶体管的沟道层内捕集载流子的可能性。图4至图6所示的高侧晶体管可用于前述电路中的高侧晶体管12。尽管未示出，但是在图4至图6中的每一个图中，低侧晶体管14可在与高侧晶体管相同或不同的管芯上。

在图4中，高侧晶体管包括衬底400、半导体叠堆420和介电层440。衬底400可包括硅、蓝宝石(单晶Al2O-3)、碳化硅(SiC)、氮化铝(AlN)、氧化镓(Ga2O3)、尖晶石(MgAl2O4)、另一种合适的基本单晶材料等。可以根据随后在衬底400上形成的半导体叠堆420的组成来选择沿着主表面的特定材料和晶体取向。

半导体叠堆420可包括缓冲层422、沟道层424和阻挡层426。半导体叠堆420内的每一层都可包括III-N半导体材料，并且在具体实施方案中包括AlxGa(1-x)N，其中0≤x≤1。缓冲层422的组成可取决于沟道层424的组成。缓冲层422的组成可作为厚度的函数改变，使得缓冲层422越靠近衬底400其铝含量相对越高，并且越靠近沟道层424其镓含量相对越高。在具体实施方案中，靠近衬底400的缓冲层422中的阳离子(金属原子)含量可为10％至100％的Al，其余为Ga，并且靠近沟道层424的缓冲层422中的阳离子含量可为0％至50％的Al，其余为Ga。缓冲层422可具有在约1微米至5微米范围内的厚度。

沟道层424可包括AlyGa(1-y)N，其中0≤x≤0.1，并且具有在约20nm至4000nm范围内的厚度。在具体实施方案中，沟道层424是掺杂了电子受体掺杂物的GaN层。阻挡层426可用于帮助降低位于阻挡层426和介电层440下面的一个或多个层之间的污染物或其它材料迁移的可能性。在具体实施方案中，阻挡层426可包括AlyGa(1-y)N，其中0.05≤y≤0.3。阻挡层426可具有在约2nm至30nm范围内的厚度。半导体叠堆420的形成使用了外延生长技术，因此沟道层424、阻挡层426以及至少一部分缓冲层422可以是单晶的。在具体实施方案中，含金属膜可使用金属有机化学气相沉积形成。在另一个实施方案中，可使用半导体叠堆420的不同的组成，例如InAlGaN、InP等。

介电层440可包括栅极介电膜、中间膜和封盖膜。未示出介电层440内的不同的膜，以简化对本文所述概念的理解。在实施方案中，可形成栅极介电膜以保护存在于衬底400上的底层。在实施方案中，栅极介电膜可包括氮化硅、氧化铝、氧化锆、氧化铪、氧化铌、另一种合适的介电材料或其任何组合，并具有5nm至60nm范围内的厚度。当蚀刻封盖膜时，中间膜可用作蚀刻停止层。在实施方案中，中间膜可包括AlN，并且具有2nm至20nm范围内的厚度。封盖膜可保护栅极介电膜。在实施方案中，封盖膜可包括氮化硅，并且具有在20nm至500nm范围内的厚度。在另一个实施方案中，介电层440可包括更少或更多的膜，该膜具有如上所述相同或不同的组成。当中间膜包括AlN时，可通过在氧化环境诸如，O2、N2O等中氧化中间膜的一部分来形成可选的Al2O3膜(未示出)。介电层440或介电层440的任何膜都可使用化学气相技术或物理气相技术形成。

在实施方案中，可在不将工件暴露于空气或其它含氧气体中的条件下形成半导体叠层420以及介电层440的至少一个膜。因此，可形成层和膜而在层和膜中的任一者之间的界面处具有很少的氧化物或不存在氧化物。在另一个实施方案中，可在形成膜或层中的任何一者或多者之间将工件暴露于空气。如果在成品的设备中不保留界面氧化物，则界面氧化物可在还原环境中进行还原或蚀刻，例如，背部溅射，以在形成后续层或膜之前移除界面氧化物。在又一个实施方案中，可形成并保留氧化物膜。例如，在形成栅极介电膜之后，可以在形成封盖膜之前将工件暴露于空气中。

形成源极电极462、漏极464以及栅极电极466。在实施方案中，介电层440被图案化以限定暴露阻挡膜426的接触开口。还可以去除一些或全部阻挡膜426。可在接触开口内形成源极电极422和漏极电极424。

封盖膜可被图案化以限定开口，该开口延伸穿过栅极电极466的介电层440的至少一些厚度。中间膜可被图案化或可不被图案化来限定开口。栅极电极466是在开口内形成的。在另一个实施方案中，介电层440可被图案化为类似于耗尽型晶体管。然而，可以在开口内形成重掺杂有电子受体的GaN层。导电层可被沉积和图案化，因此栅极电极466包括重掺杂的GaN层和导电层。在另一实施方案中，可如前所述对封盖膜进行图案化，并且可在形成栅极电极466之前在开口内氧化中间膜或形成氧化膜。在阅读本说明书之后，技术人员将能够选择栅电极466的形成方法以满足具体应用的需要或需求。

如图4所示，在介电层440和电极462、464和466上方形成层间介电(ILD)层470。ILD层470可包括一个或多个绝缘膜。通过蚀刻ILD层470来限定到电极462和电极464的开口。沉积并图案化导电层以形成场电极480、互连器482和互连器484。尽管图4中未示出，但穿过ILD层470的开口延伸到栅极电极466，并且互连器与栅极电极466电接触。可以形成附加的ILD层、互连器和场电极，以使电子设备基本完成。如图4中的虚线和箭头所示，场电极480可延伸至更靠近覆盖源极电极462并与其相接触的互连器482的位置。在成品电子设备中，场电极480电连接到低侧晶体管14的栅极(图4中标示为G/14)，源极电极462电连接到低侧晶体管14的漏极(图4中标示为D/14)，栅极电极466电连接到低侧晶体管14的源极(图4中标示为S/14)，漏极电极464电连接到高电压电源端子11。

当在低侧晶体管14的栅极处施加诸如+5V至+15V的正电压时，共源共栅电路导通。场电极480电连接到低侧晶体管14的栅极，并且将处于这样的正电压。被捕集的电子可朝向场电极480迁移并减少RDSON，并且被捕集的空穴可被推开并减少阈值电压的偏移。

图5包括另选的实施方案，其中场电极580具有位于源极电极462与栅极电极466之间的部分582和位于栅极电极466与漏极电极464之间的另一部分584。在实施方案中，栅极电极466在覆盖沟道层424的位置处具有最高的高度，并且场电极580包括低于栅极电极466的最高高度位置的部分582和部分584。582部分和584部分可以通过ILD层470部分(实线)或完全(虚线)延伸。在另一个实施方案中，介电层440还可以在582部分和584部分下方被部分地蚀刻；然而，蚀刻深度可不深于栅极电极466下方的介电层440内的栅极凹槽。与场电极480相比，582部分和584部分可增强场电极580和沟道层424之间的电容耦接。

图6包括另选的实施方案，其中场电极具有位于源极电极462与栅极电极466之间的部分682和位于栅极电极466与漏极电极464之间的另一部分684。682部分和684部分在图6中未示出的位置处相连接。如图5中的场电极580所示，图6中的场电极不包括覆盖栅极466的部分。图6中的场电极的配置减弱了晶体管12的栅极和晶体管14的栅极之间的电容耦接，并允许电路运行得更快。

如本文所述的共源共栅电路和电子设备的实施方案具有优于常规共源共栅电路和电子设备的益处。可在共源共栅电路中使用各种耦接元件来改善电路的性能。可使用诸如电容器的电荷存储元件来减少晶体管主体或沟道层内捕集的载流子。在具体实施方案中，场电极可被偏置用于从沟道层吸引捕集的电子并将被捕集的空穴从沟道层中排出。在不同的实施方案中，诸如电阻器之类的阻抗元件可用于使共源共栅电路内的不同晶体管能够调节高侧晶体管12的导通状态栅极电压，并使晶体管12和晶体管14具有彼此更加匹配的导通/关断时间。

许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本实用新型的范围。实施方案可根据如下所列的实施方案中的任一个或多个。

实施方案1.共源共栅电路可包括：包括源极和栅极的高侧晶体管；以及包括漏极、源极和栅极的低侧晶体管，其中高侧晶体管的源极耦接到低侧晶体管的漏极；并且高侧晶体管的栅极耦接到低侧晶体管的源极和栅极中的每一者。

实施方案2.实施方案1中的电路，还包括：具有第一端子和第二端子的第一耦接元件，其中第一耦接元件的第一端子电连接到高侧晶体管的栅极，并且第一耦接元件的第二端子电连接到低侧晶体管的源极或栅极。

实施方案3.实施方案2的电路，其中第一耦接元件是电阻器或电容器。

实施方案4.实施方案3的电路，其中第一耦接元件的第二端子电连接到低侧晶体管的栅极，并且高侧晶体管的栅极电连接到低侧晶体管的源极。

实施方案5.实施方案2的电路，还包括具有第一端子和第二端子的第二耦接元件，其中：

第一耦接元件的第一端子电连接到高侧晶体管的栅极，并且第一耦接元件的第二端子电连接到低侧晶体管的栅极；并且

第二耦接元件的第一端子电连接到高侧晶体管的主体，并且第二耦接元件的第二端子电连接到低侧晶体管的栅极。

实施方案6.实施方案5的电路，其中第一耦接元件是电容器，并且第二耦接元件是电容器。

实施方案7.共源共栅电路可包括：

高侧晶体管，该高侧晶体管包括源极、栅极和主体；和

低侧晶体管，该低侧晶体管包括漏极、源极和栅极，

其中：

高侧晶体管的源极耦接到低侧晶体管的漏极；

高侧晶体管的栅极耦接到低侧晶体管的源极；并且

高侧晶体管的主体耦接到低侧晶体管的栅极。

实施方案8.实施方案7的电路，还包括：具有第一端子和第二端子的第一耦接元件，其中第一耦接元件的第一端子电连接到高侧晶体管的主体，并且第一耦接元件的第二端子电连接到低侧晶体管的栅极。

实施方案9.实施方案8的电路，其中第一耦接元件是电容器。

实施方案10.实施方案9的电路，还包括：具有第一端子和第二端子的第二耦接元件，其中第二耦接元件的第一端子电连接到高侧晶体管的栅极，并且第二耦接元件的第二端子电连接到低侧晶体管的栅极。

实施方案11.电子设备可包括：

高侧晶体管，该高侧晶体管包括：

沟道层；

漏极电极，该漏极电极覆盖沟道层并耦接到高侧电源端子；

和

源极电极，该源极电极覆盖沟道层；

低侧晶体管，该低侧晶体管包括：

漏极区，所述漏极区耦接到高侧晶体管的源极电极；和

源极区，该源极区耦接低侧电源端子；和

场电极，该场电极覆盖并电容耦接到高侧晶体管沟道层，其中所

述场电极被配置为处于这样的电压，所述电压介于高侧电源

端子的电压和低侧电源端子的电压之间。

实施方案12.实施方案11的电子设备，其中低侧晶体管还包括耦接到场电极的栅极电极。

实施方案13.实施方案12的电子设备，其中高侧晶体管是耗尽型晶体管，低侧晶体管是增强型晶体管。

实施方案14.实施方案11的电子设备，其中高侧晶体管还包括栅极电极，其中场电极覆盖但不电连接到高侧晶体管的栅极电极。

实施方案15.实施方案14的电子设备，其中：

高侧晶体管的栅极电极在覆盖沟道层的位置和高侧晶体管的源极

电极和漏极电极之间具有最高的高度；并且

场电极包括比此最高高度低的位置的部分。

实施方案16.实施方案15的电子设备，其中该部分横向设置在高侧晶体管的栅极电极和漏极电极之间。

实施方案17.实施方案15的电子设备，其中该部分横向设置在高侧晶体管的栅极电极和源极电极之间。

实施方案18.实施方案14的电子设备，其中在高侧晶体管的源极电极和漏极电极之间，场电极的最低高度高于栅极电极的最高高度，并且最低高度与沟道层之间的距离小于0.9微米。

实施方案19.实施方案14的电子设备，其中场电极电容耦接到高侧晶体管的栅极电极。

实施方案20.实施方案19的电子设备，其中：

高侧晶体管是耗尽型晶体管；

低侧晶体管是增强型晶体管；

高侧晶体管的漏极电极电连接到高侧电源端子；

高侧晶体管的栅极电极耦接到低侧晶体管的源极区；

高侧晶体管的源极电极电连接到低侧晶体管的漏极区；

低侧晶体管的栅极电极与场电极电连接；并且

低侧晶体管的源极区电连接到低侧电源端子。

注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。

上文已经关于具体实施方案描述了有益效果、其它优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。

本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的装置及系统的所有要素和特征的穷尽性及全面性描述。单独的实施方案也可以按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其它实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其它实施方案也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。