具有多沟道长度的垂直场效应晶体管器件的制作方法

本发明一般涉及垂直场效应晶体管(vfet)，更具体地，涉及具有不同沟道长度的vfets。

背景技术：

mosfet是用于切换电子信号的晶体管。mosfet具有源极、漏极和金属氧化物栅极电极。金属栅极通过薄的绝缘材料层(例如二氧化硅或高介电常数(高k)电介质)与主半导体n沟道或p沟道电绝缘，这使得mosfet的输入电阻相对较高。栅极电压控制从漏极到源极的路径是开路(“关断”)还是电阻路径(“开”)。

n型场效应晶体管(nfet)和p型场效应晶体管(pfet)是两种类型的互补mosfet。nfet使用电子作为电流载流子并使用n掺杂的源极和漏极结。pfet使用空穴作为电流载流子并使用p掺杂的源极和漏极结。

finfet是一种类型的mosfet。finfet是一种多栅极mosfet器件，可减轻短沟道的影响并减少漏极引起的势垒降低。“鳍”是指在衬底上图案化的半导体材料，其通常具有三个暴露表面，这些表面形成源极区和漏极区之间的窄沟道。布置在鳍片上方的薄介电层将鳍沟道与栅极分开。因为鳍片为沟道区提供三维表面，所以与平面fet器件相比，可以在衬底的给定区域中实现更大的沟道长度。

随着cmos缩放到更小的尺寸，垂直fet器件提供了优势。垂直fet通常包括布置在衬底上的有源源/漏区域层。底部间隔层布置在有源源/漏区域层上。fet器件的沟道区布置在底部间隔层上。沟道区可以包括任何数量的形状，包括鳍形状。

栅极堆叠布置在底部间隔层上并围绕沟道区。顶部间隔层布置在栅极堆叠上。间隔物用于限定位于栅极附近的半导体衬底的有源区域中的沟道区。

器件缩放驱动半导体工业，这降低了成本，降低了功耗，并且提供了具有增加的每单位面积功能的更快的器件。光学光刻技术的改进在器件缩放中发挥了重要作用。然而，光学光刻具有最小尺寸和间距的限制，其由照射的波长确定。

技术实现要素：

根据本发明的实施例，一种用于形成半导体器件的方法包括：在半导体衬底上形成第一源/漏区和第二源/漏区，在所述衬底上形成第一沟道区和第二沟道区，以及在所述第一源/漏区和第二源/漏区上形成底部间隔物。第一栅极堆叠形成在所述第一沟道区的侧壁上方，以及第二栅极堆叠形成在第二沟道区的侧壁上方。栅极导体层形成在底部间隔物的暴露部分上方并围绕第一栅极堆叠和第二栅极堆叠。去除与所述第一栅极堆叠相邻的栅极导体层的一部分，并且去除与所述第二栅极堆叠相邻的栅极导体层的一部分，使得所述栅极导体具有与所述第一栅极堆叠相邻的第一厚度和与所述第二栅极堆叠相邻的第二厚度，所述第一厚度小于第二厚度。去除所述第一栅极堆叠和所述第二栅极堆叠的部分以暴露所述第一沟道区和所述第二沟道区的部分。在所述第一沟道区和所述第二沟道区的暴露部分上形成牺牲隔离物。去除栅极导体层的暴露部分以暴露部分所述底部间隔物。顶部间隔物沉积在所述第一栅极堆叠和所述第二栅极堆叠上方。去除所述第一沟道区的暴露部分以在所述顶部间隔物中形成空腔。在所述顶部间隔物和层间电介质层的空腔中形成第三源/漏区。

根据本发明的另一实施例，一种用于形成半导体器件的方法包括：在半导体衬底中形成第一空腔和第二空腔，在所述第一空腔中形成第一源/漏区和在所述第二空腔中形成第二源/漏区，在所述第一源/漏区和所述第二源/漏区上形成底部间隔物，并在所述底部间隔物中形成暴露部分所述第一源/漏区的第一空腔，并在底部间隔物中形成暴露部分所述第二源/漏区的第二空腔。第一沟道区在所述第一空腔中生长，并且第二沟道区在所述第二空腔中生长。去除所述底部间隔物的一部分以暴露所述第一沟道区和所述第二沟道区的侧壁。第一栅极堆叠形成在所述第一沟道区的侧壁上方，以及第二栅极堆叠形成在所述第二沟道区的侧壁上方。栅极导体层形成在所述底部间隔物的暴露部分上方并且围绕所述第一栅极堆叠和所述第二栅极堆叠。邻近所述第一栅极堆叠去除所述栅极导体层的一部分。邻近所述第二栅极堆叠去除所述栅极导体层的一部分，使得所述栅极导体具有与所述第一栅极堆叠相邻的第一厚度和与所述第二栅极堆叠相邻的第二厚度，所述第一厚度小于所述第二厚度。去除所述第一栅极堆叠和所述第二栅极堆叠的部分以暴露部分所述第一沟道区和所述第二沟道区。在所述第一沟道区和所述第二沟道区的暴露部分上方去除牺牲间隔物。去除所述栅极导体层的暴露部分以暴露部分底部间隔物。顶部间隔物沉积在所述第一栅极堆叠和所述第二栅极堆叠上方。去除所述第一沟道区的暴露部分以在顶部间隔物中形成空腔，并且在顶部间隔物和层间电介质层的空腔中形成第三源/漏区。

根据本发明的另一实施例，一种形成半导体器件的方法包括：在衬底上形成第一源/漏区和第二源/漏区，在所述第一源/漏区和所述第二源/漏区上形成第一间隔层，在所述第一间隔层中形成暴露所述第一源/漏区的一部分的第一空腔，并在所述第一间隔层中形成暴露所述第二源/漏区的第二空腔，并在所述第一空腔中生长第一沟道区和在所述第二空腔中生长第二沟道区。在所述第一沟道区和所述第二沟道区上形成栅极堆叠层。邻近所述第一栅极堆叠和所述第二栅极堆叠形成栅极导体层。邻近所述第一沟道区所述栅极导体层的一部分凹陷。在所述栅极导体层上形成第二间隔物，并且在所述第一沟道区上形成第三源/漏区，以及在所述第二沟道区上形成第四源/漏区。

根据本发明的另一实施例，一种用于形成半导体器件的方法包括：在半导体衬底中形成沟槽隔离区，在所述衬底中形成空腔，在所述空腔中形成第一源/漏区，以及在所述第一源/漏区上形成间隔材料层。在间隔材料层中形成空腔，其暴露所述第一源/漏区。沟道区在所述空腔中生长。去除间隔材料层的一部分以暴露部分沟道区。在所述沟道区上形成栅极堆叠。栅极导体层沉积在所述栅极堆叠上。去除部分栅极导体层以暴露部分栅极堆叠。去除栅极堆叠的暴露部分以暴露部分沟道区。在所述沟道区上沉积第二间隔材料层。去除沟道区的一部分以在所述第二间隔材料层中形成空腔，并且在所述第二间隔材料层中的空腔中形成第二源/漏区。

根据本发明的又一实施例，半导体器件包括：布置在半导体衬底上的第一源/漏区，布置在所述半导体衬底上的第二源/漏区，布置在所述第一源/漏区上的底部间隔物，以及布置在所述第二源/漏区上的底部间隔物。具有第一长度的第一栅极堆叠布置在所述第一源/漏区上。具有第二长度的第二栅极堆叠布置在所述第二源/漏区上，所述第一长度小于所述第二长度。顶部间隔物布置在所述第一栅极堆叠上，顶部间隔物布置在所述第二栅极堆叠上。

附图说明

现在将仅通过示例的方式参考附图描述本发明的实施例，其中：

图1示出了块状半导体衬底的剖视图。

图2a示出了在光刻图案化和蚀刻工艺之后的剖视图，所述蚀刻工艺去除了部分硬掩模以暴露部分衬底。

图2b示出了在硬掩模的图案化之后所得结构的俯视图。

图3示出了形成沟槽之后的剖视图。

图4示出了在绝缘材料沉积之后的剖视图。

图5示出了在去除部分绝缘体层以暴露硬掩模以形成浅沟槽隔离(sti)(隔离)区之后的剖视图。

图6示出了去除硬掩模之后的剖视图。

图7示出了在去除了衬底的暴露部分以形成空腔的选择性蚀刻工艺之后所得结构的剖视图。

图8示出了在空腔中形成源/漏区之后的剖视图。

图9示出了在sti区的源/漏区上沉积硬掩模之后的剖视图。

图10示出了在光刻图案化和蚀刻工艺之后的剖视图，所述蚀刻工艺去除了(图9的)硬掩模的暴露部分和衬底的暴露部分。

图11示出了在去除(图10的)硬掩模之后的剖视图。

图12示出了在去除部分sti区域以减小sti区域的高度的蚀刻工艺之后的剖视图。

图13示出了在源/漏区上方沉积间隔物材料层之后的剖视图。

图14示出了在光刻图案化和蚀刻工艺之后的剖视图，所述蚀刻工艺去除了部分间隔物材料层以形成源/漏区的暴露部分的空腔。

图15a示出了在(图14的)空腔中的沟道区的生长之后沿着(图15b的)线a-a的剖视图。

图15b示出了沟道区的顶视图。

图16示出了在去除部分(图15a的)间隔物材料层以暴露沟道区的侧壁之后的剖视图。

图17示出了沉积栅极堆叠之后的剖视图。

图18示出了去除了部分栅极堆叠层的蚀刻工艺之后的剖视图，使得仅沟道区的侧壁被栅极堆叠覆盖。

图19示出了在沉积栅极导体之后的剖视图。

图20示出了图案化掩模和选择性蚀刻工艺之后的剖视图，所述选择性蚀刻工艺去除了与沟道区相邻的栅极导体的暴露部分。

图21示出了在去除(图20的)掩模和在图案化沟道区上方的掩模之后的剖视图。

图22示出了在去除(图21的)掩模之后的剖视图。

图23示出了在去除栅极堆叠的暴露部分以暴露部分沟道区之后的剖视图。

图24示出了在沟道区的暴露部分上方沉积牺牲间隔层之后的剖视图。

图25示出了在各向异性蚀刻工艺之后的剖视图，所述各向异性蚀刻工艺去除了牺牲隔离层和栅极导体的暴露部分以暴露部分间隔物。

图26示出了去除牺牲间隔层之后的剖视图。

图27a示出了在沉积另一间隔物材料层之后沿着(图27b的)线a-a的剖视图。

图27b示出了沟道区的顶视图。

图28示出了在去除部分间隔物材料层以进一步暴露部分沟道区之后的剖视图。

图29示出了在部分层间电介质层上沉积和图案化硬掩模以及去除部分沟道区以形成空腔之后的剖视图。

图30示出了在形成源/漏区之后的剖视图，该源/漏区从空腔中的沟道区的暴露部分外延生长以填充空腔。

图31示出了在去除(图30的)硬掩模和图案化硬掩模之后的剖视图。

图32示出了在源/漏区和部分层间介电层上沉积层间介电层之后的剖视图。

图33示出了从源/漏区的暴露部分外延生长的源/漏区形成之后的剖视图。

图34示出了在沉积附加的层间介电层材料之后的剖视图。

具体实施方式

垂直场效应晶体管(vfet)器件提供增加晶片上器件密度的机会。垂直fet器件具有布置在衬底上的源/漏区。沟道区垂直地布置在衬底上方，使得栅极堆叠可以环绕沟道区。这里描述的实施例提供在衬底上形成具有不同沟道长度的垂直fet器件。在一个或多个实施例中，通过重复图案化序列，栅极金属和功函数金属凹陷操作在芯片中形成多个沟道长度。光刻图案化操作用于定义相同沟道长度的区域。然后使用栅极金属和功函数金属凹陷操作来设定期望的沟道长度。晶片上需要相同沟道长度的所有区域同时暴露于凹陷步骤。其它区域由图案化步骤中定义的硬掩模覆盖。

图1示出了块状半导体衬底102的剖视图。衬底102可包括例如硅、锗、硅锗，碳化硅，以及基本上由具有由以下公式定义的组成的iii-v化合物半导体组成：alx1gax2inx3asy1py2ny3sby4，其中x1，x2，x3，y1，y2，y3和y4代表相对比例，每个大于或等于零并且x1+x2+x3+y1+y2+y3+y4＝1(1为总相对摩尔量)。其它合适的衬底包括具有组成zna1cda2seb1teb2的ii-vi化合物半导体，其中a1，a2，b1和b2是相对比例，每个大于或等于零并且a1+a2+b1+b2＝1(1是总摩尔量)。半导体衬底102还可以包括有机半导体或分层半导体，例如si/sige，绝缘体上硅或绝缘体上sige。半导体衬底102的一部分或全部可以是非晶的、多晶的或单晶的。除了上述类型的半导体衬底之外，本发明中使用的半导体衬底还可以包括混合取向(hot)半导体衬底，其中hot衬底具有不同晶体取向的表面区域。半导体衬底102可以是掺杂的，未掺杂的或者在其中包含掺杂区域和未掺杂区域。半导体衬底可以包含应变的区域和没有应变的区域，或者包含拉伸应变和压缩应变的区域。

硬掩模层104布置在半导体衬底102上。硬掩模104可包括例如氧化硅，氮化硅(sin)，siocn，sibcn或它们的任何合适组合。可使用沉积工艺沉积硬掩模104，沉积工艺包括但不限于pvd、cvd、pecvd或其任何组合。

图2a示出了在光刻图案化和蚀刻工艺之后的剖视图，所述蚀刻工艺去除了部分硬掩模104以暴露部分衬底102。蚀刻工艺可以包括例如反应离子蚀刻。图2b示出了在硬掩模104的图案化之后的所得结构的俯视图。

图3示出了在形成沟槽302之后的剖视图。沟槽302通过例如反应离子蚀刻工艺形成，其去除了衬底102的暴露部分以形成沟槽302。

图4示出了在沉积绝缘体材料402之后的剖视图。绝缘体材料402可包括例如二氧化硅。

图5示出了在去除部分绝缘体层402以暴露硬掩模104a和104b以形成浅沟槽隔离(sti)(隔离)区域502之后的剖视图。

在所示实施例中，至少一个隔离区域是浅沟槽隔离区域(“sti”)。然而，隔离区502可以是沟槽隔离区、场氧化物隔离区(未示出)或任何其它类型的隔离区。隔离区502提供相邻栅极结构区之间的隔离，并且可以在相邻栅极具有相反导电性时使用，例如nfet和pfet。这样，隔离区502将nfet器件区与pfet器件区分开。

图6示出了在去除硬掩模104a之后的剖视图。可以通过例如在硬掩模104b上图案化掩模(未示出)，并执行去除暴露的硬掩模104a的选择性蚀刻工艺来去除硬掩模104a。

图7示出了在选择性蚀刻工艺之后所得结构的剖视图，该选择性蚀刻工艺去除了衬底102的暴露部分并形成空腔702。

图8示出了在空腔702中形成源/漏区802之后的剖视图。源/漏区802通过外延生长工艺形成，该工艺将半导体材料的结晶覆盖层沉积到暴露的衬底802的暴露的晶体种子材料上以形成源/漏区802。

外延材料可以从气态或液态前体生长。可以使用气相外延(vpe)、分子束外延(mbe)、液相外延(lpe)或其它合适的工艺来生长外延材料。通过添加掺杂剂、n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)，可以在沉积(原位掺杂)期间掺杂外延硅、硅锗和/或碳掺杂硅(si：c)硅，取决于晶体管的类型。源极/漏极中的掺杂剂浓度的范围可以是1x10¹⁹cm^-3至2x10²¹cm^-3，或优选地在2x10²⁰cm^-3至1x10²¹cm^-3之间。

术语“外延生长和/或沉积”和“外延形成和/或生长”是指半导体材料(晶体材料)在另一种导体材料(晶体材料)的沉积表面上的生长，其中正在生长的半导体材料(结晶覆盖层)具有与沉积表面(种子材料)的半导体材料基本相同的结晶特性。在外延沉积工艺中，控制源气体提供的化学反应物并设定系统参数，使得沉积的原子以足够的能量到达半导体衬底的沉积表面，以在表面上移动，使得沉积的原子将它们自身定位于沉积表面的原子的晶体排列。因此，外延生长的半导体材料与其上形成外延生长材料的沉积表面具有基本相同的结晶特性。例如，沉积在{100}取向的晶体表面上的外延生长的半导体材料将呈{100}取向。在一些实施例中，外延生长和/或沉积工艺对于在半导体表面上形成是选择性的，并且通常不在诸如二氧化硅或氮化硅表面的暴露表面上沉积材料。

在一些实施例中，用于沉积外延半导体材料的气体源包括含硅气体源、含锗气体源或其组合。例如，外延si层可以从硅气源沉积，硅气源选自包含以下的组：硅烷，乙硅烷，丙硅烷，四硅烷，六氯乙硅烷，四氯硅烷，二氯硅烷，三氯硅烷，甲基硅烷，二甲基硅烷，乙基硅烷，甲基二硅烷，二甲基二硅烷，六甲基二硅烷及其组合。外延锗层可以从锗气源沉积，该锗气源选自包含以下的组：锗烷，二锗烷，卤代锗烷，二氯锗烷，三氯锗烷，四氯锗烷及其组合。虽然可以利用这些气体源的组合形成外延硅锗合金层。可以使用诸如氢气、氮气、氦气和氩气的载气。

图9示出了在sti区域502的源/漏区802上沉积硬掩模902之后的剖视图。所示示例性实施例的硬掩模902包括氧化物材料。氧化物的非限制性实例包括二氧化硅，原硅酸四乙酯(teos)氧化物，高纵横比等离子体(harp)氧化物，高温氧化物(hto)，高密度等离子体(hdp)氧化物，由原子层沉积(ald)工艺形成的氧化物(例如，氧化硅)或其任何组合。

图10示出了在光刻图案化和蚀刻工艺之后的剖视图，所述蚀刻工艺去除了硬掩模902的暴露部分、(图9的)硬掩模104b和衬底102的暴露部分。在蚀刻工艺之后，源/漏区1002使用与上面讨论的关于源/漏区802的类似工艺在空腔中形成。

图11示出了在去除(图10的)硬掩模902之后的剖视图。

图12示出了蚀刻工艺之后的剖视图，所述蚀刻工艺去除部分sti区域502以减小sti区域502的高度。

图13示出了在源/漏区802和1002上方沉积间隔物材料层1302之后的剖视图。用于间隔物材料层的合适材料的非限制性示例包括介电氧化物(例如，氧化硅)，介电氮化物(例如，氮化硅)，介电氮氧化物或其任何组合。通过合适的沉积工艺例如化学气相沉积(cvd)或物理气相沉积(pvd)沉积间隔物材料层。

图14示出了在光刻图案化和蚀刻工艺之后的剖视图，所述蚀刻工艺去除了部分间隔物材料层1302以形成源极/漏极区域802和1002的腔体1402的暴露部分。蚀刻工艺可包括例如反应性离子蚀刻。

图15a示出了在(图14的)空腔1402中的沟道区1502生长之后沿着(图15b的)线a-a的剖视图。沟道区1502通过形成半导体沟道区1502的外延生长工艺形成。图15b示出了沟道区1502的顶视图。

图16示出了在去除(图15a的)部分间隔物材料层1302以暴露沟道区1502的侧壁之后的剖视图。通过选择性各向异性蚀刻工艺例如反应离子蚀刻等工艺去除部分间隔物材料层1302导致间隔物1602的形成。

图17示出了栅极堆叠1502沉积之后的剖视图。在这方面，栅极堆叠1702包括例如通过沉积一种或多种栅极电介质材料和一种或多种功函数金属形成的高k金属栅极。

栅极介电材料可以是介电常数大于3.9、7.0或10.0的介电材料。用于介电材料的合适材料的非限制性实例包括氧化物、氮化物、氮氧化物、硅酸盐(例如金属硅酸盐)、铝酸盐、钛酸盐、氮化物或其任何组合。高k材料(介电常数大于7.0)的实例包括但不限于金属氧化物例如氧化铪，氧化铪硅，氧氮化铪，氧化镧，氧化镧铝，氧化锆，氧化锆硅，氧氮化锆硅，氧化钽，氧化钛，氧化钡钽，氧化钡钛，氧化锶钛，氧化钇，氧化铝，氧化铅钪钽和铌酸铅锌。高k材料还可包括掺杂剂例如镧和铝。

可以通过合适的沉积工艺例如化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)、蒸发、物理气相沉积(pvd)、化学溶液沉积或其它类似过程形成栅极电介质材料。介电材料的厚度可以根据沉积工艺以及所使用的高k介电材料的组成和数量而变化。介电材料层的厚度可以在约0.5nm至约20nm的范围。

功函数金属可以设置在栅极电介质材料上方。功函数金属的类型取决于晶体管的类型，并且可以在nfet和pfet器件之间不同。合适的功函数金属的非限制性实例包括p型功函数金属材料和n型功函数金属材料。p型功函数材料包括诸如钌、钯、铂、钴、镍和导电金属氧化物的组合物或其任何组合。n型金属材料包括诸如铪、锆、钛、钽，铝，金属碳化物(例如，碳化铪、碳化锆、碳化钛和碳化铝)，铝化物或其任何组合的组合物。功函数金属可以通过合适的沉积工艺例如cvd、pecvd、pvd、电镀、热或电子束蒸发和溅射进行沉积。

图18示出了在蚀刻工艺之后的剖视图，所述蚀刻工艺去除了部分栅极堆叠层1702，使得仅沟道区1502的侧壁被栅极堆叠1702覆盖。这可以通过适当的选择性各向异性蚀刻工艺例如反应离子蚀刻来执行。

图19示出了在沉积栅极导体1902之后的剖视图。栅极导体1902材料沉积在栅极电介质材料和功函数金属上以形成栅极堆叠。合适的导电金属的非限制性实例包括铝(al)、铂(pt)、金(au)、钨(w)、钛(ti)或其任何组合。栅极导体1902材料可以通过合适的沉积工艺例如cvd、pecvd、pvd、电镀、热或电子束蒸发和溅射进行沉积。

图20示出了图案化掩模2002和选择性蚀刻工艺之后的剖视图，所述选择性蚀刻工艺去除了与沟道区1502a相邻的栅极导体1902的暴露部分。合适的抗蚀剂掩模包括光致抗蚀剂、电子束抗蚀剂、离子束抗蚀剂、x射线抗蚀剂和蚀刻抗蚀剂。抗蚀剂可以是聚合物旋涂材料或聚合物材料。

图21示出了在去除(图20的)掩模2002和在沟道区1502a上图案化掩模2102之后的剖视图。可以通过例如灰化来去除掩模2002。灰化工艺可用于去除光致抗蚀剂材料、无定形碳或有机平坦化(opl)层。使用合适的反应气体例如o2、n2、h2/n2、o3、cf4或其任何组合进行灰化。

在掩模2102的图案化之后，执行选择性蚀刻工艺，其去除与沟道区1502b相邻的部分栅极导体1702。

图22示出了在去除了(图21的)掩模2102之后的剖视图。

图23示出了在去除栅极堆叠1702的暴露部分以暴露部分沟道区1502a和1502b之后的剖视图。使用合适的蚀刻工艺去除部分栅极堆叠1702。

图24示出了在沟道区1502a和1502b的暴露部分上沉积牺牲间隔层2302之后的剖视图。牺牲间隔层2302可包括例如氮化物或氧化物材料。

图25示出了在各向异性蚀刻工艺之后的剖视图，所述各向异性蚀刻工艺去除了牺牲间隔层2302和栅极导体1902的暴露部分以暴露间隔物1602的部分。可以采用合适的蚀刻工艺例如反应离子蚀刻。

图26示出了在去除牺牲间隔层2302之后的剖视图。所得到的栅极堆叠2602a和2602b具有不同的沟道长度。在这方面，栅极堆叠2602a具有沟道长度(l1)，而栅极堆叠2602b具有沟道长度(l2)，其中l1<l2。

图27a示出了在沉积另一间隔物材料层2702之后沿着(图27b的)线a-a的剖视图。间隔物材料层2702可以在通过暴露部分沟道区1502a和1502b的蚀刻或平坦化工艺之后通过沉积间隔物材料来形成。图27b示出了沟道区1502a和1502b的顶视图。

图28示出了在去除部分间隔物材料层2702之后以进一步暴露部分沟道区1502a和1502b以及沉积层间介电层2802的剖视图。

层间介电层2802由例如低k介电材料(k<4.0)形成，包括但不限于氧化硅，旋涂玻璃，可流动氧化物，高密度等离子体氧化物，硼磷硅酸盐玻璃(bpsg)或其任何组合。通过沉积工艺沉积层间电介质层2802，包括但不限于cvd，pvd，等离子体增强cvd，原子层沉积(ald)，蒸发，化学溶液沉积等。在沉积层间介电层2802之后，执行平坦化工艺例如化学机械抛光。

图29示出了在部分层间电介质层2802上沉积和图案化硬掩模2902以及去除部分沟道区1502以形成空腔之后的剖视图。

图30示出了在形成源/漏区3002之后的剖视图，源/漏区3002从空腔2902中的沟道区3002的暴露部分外延生长以填充空腔2902。

图31示出了在去除(图30的)和硬掩模2902和图案化3102之后的剖视图。在图案化硬掩模3102之后，去除部分沟道区1502b并且在得到的空腔中生长源/漏区3104。

图32示出了在源/漏区和部分层间介电层2802上方沉积层间介电层3202之后的剖视图。

图33示出了形成源/漏区3302之后的剖视图，所述源/漏区3302从源/漏区3002和3104的暴露部分外延生长。

图34示出了在使用如上所述的类似方法沉积附加的层间电介质层材料3402以使源/漏区3302绝缘之后的剖视图。

在形成器件之后，可以在器件上沉积附加的绝缘材料(未示出)。可以图案化绝缘材料以形成暴露部分源/漏区和栅极堆叠接触的空腔(未示出)。空腔可以由导电材料(未示出)填充，并且在一些实施例中，由衬垫层(未示出)填充以形成导电接触(未示出)。

本文描述的方法和所得的结构提供在具有不同沟道长度的衬底上形成的垂直fet器件。

如本文所用，术语“发明”或“本发明”是非限制性术语，并非旨在指代特定发明的任何单个方面，而是包括说明书和权利要求中描述的所有可能的方面。术语“在......上”可以指在说明书中描述和/或在附图中示出的另一元件或特征上，上方或与之接触的元件。

如本文所用，改变所采用的本发明的成分、组分或反应物的量的术语“约”是指例如通过用于制作浓缩物或溶液的典型测量和液体处理程序可以发生的数量变化。此外，由于测量程序中的无意误差，制备组合物或实施方法所用成分的制造、来源或纯度的差异等可能发生变化。在一个方面，术语“约”意指在报告的数值的10％内。在另一方面，术语“约”意指在报告的数值的5％内。然而，在另一方面，术语“约”是指报告的数值的10％，9％，8％，7％，6％，5％，4％，3％，2％或1％内。

还应当理解，当诸如层、区域或基板的元件被称为在另一元件“上”或“上方”时，它可以直接在另一元件上或者也可以出现中间元件。相反，当一个元件被称为“直接在......上”或“直接在......上方”“在......上并直接接触”另一个元件时，不存在中间元件，并且该元件与另一个元件接触。

还应当理解，当一个元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。

已经出于说明的目的给出了对本发明的各种实施例的描述，但是并不旨在穷举或限制于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。选择这里使用的术语是为了最好地解释实施例的原理，实际应用或对市场中发现的技术的技术改进，或者使本领域普通技术人员能够理解本文公开的实施例。