本申请涉及半导体领域，具体而言，涉及一种半导体器件与其制作方法。
背景技术：
cmos集成电路微缩持续发展，器件结构从二维平面结构(2dplanar)到三维的鳍式场效应晶体管(3dfinfieldeffecttransisitor，简称3dfinfet)，再到三维水平结构的环栅纳米线场效应晶体管(3dlateralgate-all-aroundnanowirefieldeffecttransisitor简称3dlateralnwfet)和三维垂直结构的环栅纳米线场效应晶体管(3dverticalgate-all-aroundnanowirefieldeffecttransisitor，简称3dverticalnwfet或垂直纳米线晶体管)，又到二维原子材料(2dm)的沟道器件。
二维材料具有诸多的优势，包括：本征有效迁移率高，可以从物理机制上提高器件的性能和本征频率；载流子的浓度大，大于5e12cm-2，因而可充分导电，并降低寄生电阻；天然的二维结构具有很低的表面粗糙度，进而可抑制迁移率退化；具有合适的带隙和带边，从而降低器件的本征沟道漏电，制作cmos规模电路；本征表面无悬挂键，进而降低了表面载流子散射和栅界面态，制造出高质量的场效应栅控器件；结构超薄，可实现三维多栅结构控制纳米沟道短沟道效应，进而得到强栅控的结构。
2dm器件分为两大类：背栅器件与顶栅器件。它们通常具有较长的沟道长度，栅极与源漏之间存在较大的寄生电容，并且二者的制作方法与主流的cmos工艺不兼容。
技术实现要素：
本申请的主要目的在于提供一种半导体器件与其制作方法，以解决现有技术中2dm器件的栅极与源漏之间存在较大的寄生电容的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件，该半导体器件包括：衬底；鳍片背栅，位于上述衬底的部分表面上；隔离介质层，设置在上述衬底以及上述鳍片背栅的表面上；栅介质层，设置在上述隔离介质层的远离上述衬底的表面上；二维材料层，设置在上述栅介质层的远离上述隔离介质层的表面上；两个电极，设置在上述二维材料层的远离上述栅介质层表面上，且上述鳍片背栅的两侧分别设置有一个上述电极。
进一步地，上述隔离介质层的远离上述衬底的表面与上述鳍片背栅的远离上述衬底的表面平齐。
进一步地，上述二维材料层的材料选自石墨烯、硅烯、锗烯、石墨炔、黑磷、mos2、ws2、zrs2、sns2、ptse2、inse、h-bn、gase与wse2中的一种或多种。
进一步地，上述鳍片背栅为纳米级的鳍片背栅。
进一步地，上述衬底与上述鳍片背栅为一体结构，优选上述一体结构的材料为硅。
根据本申请的另一方面，提供了一种半导体器件的制作方法，该制作方法包括：步骤s1，提供基底；步骤s2，刻蚀去除部分上述基底，形成衬底以及位于上述衬底表面上的鳍片背栅；步骤s3，在上述衬底以及上述鳍片背栅的裸露表面上依次叠置设置隔离介质层、栅介质层以及二维材料层；步骤s4，在上述二维材料层的远离上述栅介质层表面上且对应上述鳍片背栅的两侧分别设置一个电极。
进一步地，在上述衬底以及上述鳍片背栅的裸露表面上设置上述隔离介质层的步骤包括：在上述衬底以及上述鳍片背栅的裸露表面上依次叠置设置隔离介质材料；对上述隔离介质材料进行平坦化，形成上述隔离介质层，上述隔离介质层的远离上述衬底的表面与上述鳍片背栅的远离上述衬底的表面平齐。
进一步地，上述二维材料层的材料选自石墨烯、硅烯、锗烯、石墨炔、黑磷、mos2、ws2、zrs2、sns2、ptse2、inse、h-bn、gase与wse2中的一种或多种。
进一步地，上述鳍片背栅为纳米级的鳍片背栅。
进一步地，上述步骤s4包括：在上述二维材料层的远离上述栅介质层表面上设置金属层；刻蚀去除部分上述金属层，形成两个间隔的上述电极。
应用本申请的技术方案，该半导体器件中，采用鳍片作为背栅，且采用二维材料层作为导电沟道，使得器件的寄生电阻较小且响应速度较快；并且由于鳍片背栅可以由侧墙转移光刻技术形成，其尺寸小于一般的光刻图形的尺寸，能够达到亚10纳米，从而使得该器件中的导电沟道较短，使得源漏之间的寄生电容较小，保证了器件具有较好的性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图4示出了根据本申请的半导体器件的实施例的制作过程中的结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、鳍片背栅；30、隔离介质层；40、栅介质层；50、二维材料层；60、电极。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及下面的权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“电连接”至该另一元件。
正如背景技术所介绍的，现有技术中2dm器件的栅极与源漏之间存在较大的寄生电容的问题，为了解决如上的技术问题，本申请提出了一种半导体器件与其制作方法。
本申请的一种典型的实施方式中，提供了一种半导体器件，如图4所示，该半导体器件包括：衬底10、鳍片背栅20、隔离介质层30、栅介质层40、二维材料层50以及两个电极60，其中，鳍片背栅20位于上述衬底10的部分表面上；隔离介质层30设置在上述衬底10以及鳍片背栅20的表面上；栅介质层40设置在上述隔离介质层30的远离上述衬底10的表面上；二维材料层50设置在上述栅介质层40的远离上述隔离介质层30的表面上；两个电极60设置在上述二维材料层50的远离上述栅介质层40表面上，且上述鳍片背栅20的两侧分别设置有一个上述电极60。
上述的半导体器件中，在背栅施加不同的偏压，通过栅介质层的电场，感应不同载流子电子和空穴等，使得二维半导体材料能带弯曲。在源漏区施加合适大小的偏压，使得导电沟道导通或夹断，进而实现器件的开与关，进而实现背栅控制该器件的开关。
上述的半导体器件中，采用鳍片作为背栅，且采用二维材料层作为导电沟道，使得器件的寄生电阻较小且响应速度较快；并且由于鳍片背栅可以由侧墙转移光刻技术形成，其尺寸小于一般的光刻图形的尺寸，能够达到亚10纳米，从而使得该器件中的导电沟道较短，使得源漏之间的寄生电容较小。保证了器件具有较好的性能。
本申请的一种实施例中，上述隔离介质层30的远离上述衬底10的表面与上述鳍片背栅20的远离上述衬底10的表面平齐。这样能够使得背栅与栅介质层相接触，通过向背栅施加电压能够更好地控制导电沟道的导通与夹断。并且，这样设置的隔离介质层能够进一步减小器件的漏电流和抑制寄生器件的产生。
当然，本申请中的上述隔离介质层并不限于的设置方式，在本申请的未示出的实施例中，上述隔离介质层的远离衬底的表面还可以高于上述鳍片背栅的远离上述衬底的表面，或者，还可以低于上述鳍片背栅的远离上述衬底的表面。
本申请的二维材料层可以是现有技术中任何可用的二维材料形成的二维材料层，本领域技术人员可以根据实际情况选择合适的材料形成本申请的二维材料层。
为了进一步保证导电沟道中的载流子具有较高的迁移率，进而使得器件具有较高的响应速度，本申请的一种实施例中，上述二维材料层50的材料选自石墨烯、硅烯、锗烯、石墨炔、黑磷、mos2、ws2、zrs2、sns2、ptse2、inse、h-bn(六方氮化硼)、gase与wse2中的一种或多种。
为了使得该半导体器件满足集成电路中小尺寸、高集成度的需求，本申请的一种实施例中，上述鳍片背栅20为纳米级的鳍片背栅。
本申请的一种实施例中，上述衬底10与上述鳍片背栅20为一体结构，即上述衬底10与上述鳍片背栅20并不是两个材料层形成的，而是由一个材料层形成的，这样避免了多次外延，保证了衬底与背栅的界面质量较好。
上述的一体结构可以选用现有技术中的任何可用的材料形成，本领域技术人员可以根据实际情况选择合适的材料形成上述的一体结构，例如可以为si、ge、锗硅、应变硅、蓝宝石、碳化硅、氮化镓、砷化镓、氧化锌、金刚石、氮化铝、金属或类金属等。
为了简化工艺，且与现有的coms的主流工艺兼容，并同时提高器件的性能，本申请的一种实施例中，上述一体结构的材料为硅。
本申请的另一种典型的实施方式中，提供了一种半导体器件的制作方法，该制作方法包括：步骤s1，提供基底；步骤s2，刻蚀去除部分上述基底，形成衬底10以及位于上述衬底10表面上的鳍片背栅20，如图1所示；步骤s3，在上述衬底10以及鳍片背栅20的裸露表面上依次叠置设置隔离介质层30、栅介质层40以及二维材料层50，依次形成图3与图4的结构；步骤s4，在上述二维材料层50的远离上述栅介质层40表面上且对应上述鳍片背栅20的两侧分别设置一个电极60，如图4所示。
上述的制作方法中，直接刻蚀形成鳍片背栅，衬底与鳍片背栅的形成过程无需多次外延工艺，使得鳍片背栅与衬底之间的界面质量较好；并且，该制作方法中，无需源漏注入形成源区与漏区，避免了源区与漏区的形成过程对导电沟道的影响。另外，该制作工艺简单，与coms的主流工艺兼容。
并且上述制作方法制作得到的半导体器件，采用二维材料层作为导电沟道，使得器件的寄生电阻较小且响应速度较快；采用鳍片作为背栅，由于鳍片背栅可以由侧墙转移光刻技术形成，其尺寸小于一般的光刻图形的尺寸，能够达到亚10纳米，从而使得该器件中的导电沟道较短，使得源漏之间的寄生电容较小。保证了器件具有较好的性能。
为了形成表面平整的隔离介质层，并且使得隔离介质层的远离上述衬底10的表面与上述鳍片背栅20的远离上述衬底10的表面平齐，进一步减小器件的漏电流和抑制寄生器件的产生，本申请的一种实施例中，在上述衬底10以及鳍片背栅20的裸露表面上设置上述隔离介质层30的步骤包括：在上述衬底10以及鳍片背栅20的裸露表面上依次叠置设置隔离介质材料；对上述隔离介质材料进行平坦化，形成图2所示的上述隔离介质层30，具体可以采用化学机械抛光法实施该平坦化工艺，上述隔离介质层30的远离上述衬底10的表面与上述鳍片背栅20的远离上述衬底10的表面平齐。
本申请的二维材料层可以是现有技术中任何可用的二维材料形成的二维材料层，本领域技术人员可以根据实际情况选择合适的材料形成本申请的二维材料层。
为了进一步保证导电沟道中的载流子具有较高的迁移率，进而使得器件具有较高的响应速度，本申请的一种实施例中，上述二维材料层50的材料选自石墨烯、硅烯、锗烯、石墨炔、黑磷、mos2、ws2、zrs2、sns2、ptse2、inse、h-bn、gase与wse2中的一种或多种。
为了使得该半导体器件满足集成电路中小尺寸、高集成度的需求，本申请的一种实施例中，上述鳍片背栅20为纳米级的鳍片背栅。
本申请的电极的形成过程可以采用现有技术中的任何可行的方法，本领域技术人员可以根据实际情况选择合适的方法形成电极。
一种具体的实施例中，上述步骤s4包括：在上述二维材料层50的远离上述栅介质层40表面上设置金属层；刻蚀去除部分上述金属层，形成两个间隔的上述电极60。
本申请的隔离层的材料可以是现有半导体技术中任何用于隔离的材料，本领域技术人员可以根据实际情况选择合适的材料。
为了进一步确保隔离层的隔离效果，本申请的一种实施例中，上述隔离层的材料选自sio2和/或si3n4。
本申请的栅介质层的材料可以包括二氧化硅、氮氧化硅和/或高k材料，本领域技术人员可以根据实际情况选择合适的材料。
为了使得栅介质层的材料具有更高的介电常数，进而更好地隔离背栅与二维半导体材料层，本申请的一种实施例中，上述栅介质层的材料包括高k材料，上述高k材料选自hfo2、hfsio、hfsion、hflao、hftio、hfzro、al2o3、la2o3、zro2与laalo中的一种或多种。
本申请中的刻蚀过程可以根据实际情况选择合适的刻蚀方法，可以是干法刻蚀，可以是湿法刻蚀，具体可以为rie刻蚀或者icp刻蚀等等，也可以是多种刻蚀方法结合使用完成某一个刻蚀步骤。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的半导体器件中，采用鳍片作为背栅，且采用二维材料层作为导电沟道，使得器件的寄生电阻较小且响应速度较快；并且由于鳍片背栅可以由侧墙转移光刻技术形成，其尺寸小于一般的光刻图形的尺寸，能够达到亚10纳米，从而使得该器件中的导电沟道较短，使得源漏之间的寄生电容较小。保证了器件具有较好的性能。
2)、本申请的半导体器件的制作方法，直接刻蚀形成鳍片背栅，衬底与鳍片背栅的形成过程无需多次外延工艺，使得鳍片背栅与衬底之间的界面质量较好；并且，该制作方法中，无需源漏注入形成源区与漏区，避免了源区与漏区的形成过程对导电沟道的影响。另外，该制作工艺简单，与coms的主流工艺兼容。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。