本发明涉及半导体器件制作技术领域，尤其涉及一种具有含虚栅的复合栅结构的igbt芯片的制作方法。
背景技术：
自1980年前后igbt(insulatedgatebipolartransistor，绝缘栅双极型晶体管)器件问世以来，由于其既具有双极晶体管通态压降低、电流密度大的特点，又具有mosfet(metal-oxide-semiconductorfield-effecttransistor，金属-氧化物半导体场效应晶体管)管输入阻抗高、响应速度快等特点，被广泛应用于轨道交通、智能电网、工业变频及新能源开发等领域。
图1为现有技术中的具有平面栅结构的igbt芯片的半元胞的剖面示意图。如图1所示，主要包括：晶圆基片101、n阱区102、p阱区103、n+掺杂区104、p+掺杂区105、平面栅极106、栅氧化层107、钝化层108以及金属层109。图1所示的具有平面栅结构的igbt芯片的主要优点是工艺制作简单，对设备要求低，而且平面栅耐压性能好，皮实度高，因而能用于工作环境比较恶劣的场所。但是，由于其沟道区在表面，沟道密度受到芯片表面积大小限制，导致igbt芯片体内的电导调制效应较弱，导通压降较高。
图2为现有技术中的具有沟槽栅结构的igbt芯片的半元胞的剖面示意图。如图2所示，主要包括：晶圆基片201、n阱区202、p阱区203、n+掺杂区204、p+掺杂区205、沟槽栅极206、栅氧化层207、钝化层208以及金属层209。为了降低igbt芯片的导通压降，采用如图2所示的沟槽栅结构取代平面栅结构。如图2所示，通过刻蚀工艺形成沟槽栅，使得沟道进入衬底体内，实现将沟道由横向转化为纵向，从而实现一维电流通道，有效消除平面栅沟道中的jfet效应，同时缩小了元胞尺寸，使沟道密度不再受芯片表面积限制，大大提高元胞密度从而大幅度提升芯片电流密度。但是，随着沟槽栅密度的增加，芯片饱和电流过大，弱化了芯片的短路性能，从而影响了芯片的安全工作区。
图3为现有技术中的具有陪栅和沟槽栅结构的igbt芯片的半元胞的剖面示意图。如图3所示，主要包括：晶圆基片301、n阱区302、p阱区303、n+掺杂区304、p+掺杂区305、沟槽栅极306、陪栅307、栅氧化层308、钝化层309以及金属层310。为了平衡短路性能和电流密度之间的折中关系，采用如图3所示的陪栅和沟槽栅共存的结构取代如图2所示的沟槽栅结构。
图2和图3中的沟槽栅的底部对igbt芯片的阻压能力有一定的限制。其与图1所示的具有平面栅结构的igbt芯片相比，在提升igbt芯片性能的同时也牺牲了平面栅部分耐压和皮实的性能。
技术实现要素：
针对上述技术问题，本发明提供了一种具有含虚栅的复合栅结构的igbt芯片的制作方法，包括以下步骤：
在晶圆基片上沉积一层二氧化硅层，所述晶圆基片上划分为栅极区和有源区；
在所述栅极区的指定位置向下刻蚀，形成相邻的第一沟槽和第二沟槽；
对所述二氧化硅层未经刻蚀的部分进行刻蚀，以裸露出所述晶圆基片未经刻蚀的表面；
在所述晶圆基片未经刻蚀的表面以及在所述第一沟槽和第二沟槽的侧壁和底部形成一层第一氧化层；
在所述第一氧化层上沉积一层多晶硅，并刻蚀所述有源区和栅极区表面的多晶硅和所述第一沟槽内的多晶硅，以及刻蚀所述第一氧化层在所述有源区和栅极区表面的部分、和所述第一氧化层在所述第一沟槽的侧壁和底部的部分，以保留所述第二沟槽内的多晶硅，作为所述第二沟槽栅极；
在所述晶圆基片未刻蚀所述第一沟槽和第二沟槽的表面、所述第二沟槽栅极上以及所述第一沟槽的侧壁和底部形成一层第二氧化层；
在所述第二氧化层上沉积一层多晶硅，并刻蚀所述有源区的多晶硅，以保留所述第一沟槽内的多晶硅，作为第一沟槽栅极，保留所述栅极区表面上的多晶硅，作为平面栅极。
在一个实施例中，设置所述第二沟槽栅极悬空或接地。
在一个实施例中，还包括以下步骤：
在所述平面栅极的表面形成一层第三氧化层；
对所述第二氧化层在所述有源区的部分进行刻蚀，并在所述有源区上形成一层第四氧化层；
向所述有源区注入第一剂量的n型杂质，并使其向在所述有源区的下方扩散，同时横向扩散至所述平面栅极中与有源区相接触的边缘的下方，形成n阱区；
向所述n阱区注入第二剂量的p型杂质，并使其在所述有源区的下方扩散，同时横向扩散至所述平面栅极中与有源区相接触的边缘的下方，形成p阱区；
对所述第四氧化层进行刻蚀，以裸露出所述p阱区在所述有源区的表面；
向所述p阱区扩散第三剂量的n型杂质，以使其在所述有源区的下方扩散，同时横向扩散至所述平面栅极中与有源区相接触的边缘的下方，形成n+掺杂区；
对所述n+掺杂区和p阱区在所述有源区的部分进行刻蚀，以使所述平面栅极下方保留部分n+掺杂区；其中所述部分n+掺杂区的底部高于所述p阱区经过此次刻蚀而暴露出的表面；
向所述p阱区经过此次刻蚀而暴露出的表面注入第四剂量的p型杂质，并使其向所述部分n+掺杂区扩散以接触所述部分n+掺杂区，形成p+掺杂区；
其中，所述有源区包括位于所述栅极区两侧的沟槽栅有源区和平面栅有源区，所述沟槽栅有源区对应的n阱区、p阱区以及部分n+掺杂区的侧部止于所述第一沟槽栅极侧壁的第二氧化层。
在一个实施例中，采用相同的自对准工艺注入所述第一剂量的n型杂质和第二剂量的p型杂质。
在一个实施例中，采用相同的工艺同时形成所述沟槽栅有源区和平面栅有源区对应的n阱区、p阱区和n+掺杂区。
在一个实施例中，通过热氧化工艺形成所述第一氧化层和第二氧化层。
在一个实施例中，还包括以下步骤：
在所述栅极区的第三氧化层、所述沟槽栅有源区的p+掺杂区和所述平面栅有源区的p+掺杂区的表面沉积一层金属层，作为源极。
在一个实施例中，所述部分n+掺杂区与所述金属层相连。
在一个实施例中，所述第一剂量小于所述第三剂量，所述第二剂量小于所述第四剂量。
在一个实施例中，还包括：在所述晶圆基片背面形成穿通型结构、非穿通型结构或软穿通型结构。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
1)采用本发明的制作方法可使igbt芯片具有平面栅极和沟槽栅极的复合栅结构，同时在平面栅极和第一沟槽栅极之间引入第二沟槽栅极(即虚栅极)将二者隔开，可以有效屏蔽平面栅极和第一沟槽栅极二者间相互干扰，同时优化复合栅的输入和输出电容，优化芯片开通电流的变化率，以及降低开关损耗。
2)采用本发明的制作方法可使igbt芯片具有平面栅极和第一沟槽栅极的复合栅结构，可以有效解决平面栅极高通态压降、低电流密度和沟槽栅极阻压能力和安全工作区受限的问题，从而大幅度提升igbt芯片密度，并保留沟槽栅低通耗、高电流密度和平面栅宽安全工作区的特性。
3)采用本发明的制作方法可以通过第一沟槽栅极和平面栅极形成的多晶硅栅极实现对igbt芯片的控制。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1示出了现有技术中的具有平面栅结构的igbt芯片的半元胞的剖面示意图；
图2示出了现有技术中的具有沟槽栅结构的igbt芯片的半元胞的剖面示意图；
图3示出了现有技术中的具有陪栅和沟槽栅结构的igbt芯片的半元胞的剖面示意图；
图4示出了本发明实施例中的具有含虚栅的复合栅结构的igbt芯片六角形元胞的俯视示意图；
图5示出了本发明实施例中的具有含虚栅的复合栅结构的igbt芯片的制作方法的流程图；
图6示出了本发明实施例中的具有含虚栅的复合栅结构的igbt芯片的制作过程示意图；
图7示出了本发明实施例中的具有含虚栅的复合栅结构的igbt芯片方形元胞的俯视示意图；
图8示出了本发明实施例中的具有含虚栅的复合栅结构的igbt芯片条形元胞的俯视示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
在本实施例中，igbt芯片包括多个元胞，如图4所示，每个元胞410可以为六角形元胞结构，多个元胞410以蜂窝状分布在晶圆基片上。并且，每个元胞410包括栅极区401和位于栅极区401两侧的沟槽栅有源区402和平面栅有源区403。
图5为本发明实施例中的具有含虚栅的复合栅结构的igbt芯片的制作方法的流程图。如图5所示，可以包括以下步骤s501至s516。下面结合图6所示的具有含虚栅的复合栅结构的igbt芯片的半元胞的制作过程示意图来具体说明本实施例的igbt芯片的制作方法。
在步骤s501中，在晶圆基片10上沉积一薄层二氧化硅层20，其中晶圆基片10上划分为有源区和栅极区。有源区包括位于栅极区两侧的沟槽栅有源区和平面栅有源区。具体地，可以通过干氧氧化或湿氧氧化形成二氧化硅层20。在本实施例中，二氧化硅层20的厚度可以为500埃米至1000埃米。
在步骤s502中，在栅极区的指定位置向下刻蚀，形成相邻的第一沟槽1和第二沟槽2。具体地，通过光刻技术进行刻蚀形成第一沟槽1和第二沟槽2。
在步骤s503中，对二氧化硅层20未经刻蚀的部分进行刻蚀，以裸露出晶圆基片10未经刻蚀的表面。也即，去除二氧化硅层并进行清洗以便通过后续步骤形成栅氧化层。
在步骤s504中，在晶圆基片10未经刻蚀的表面以及第一沟槽1和第二沟槽2的侧壁和底部形成一层第一氧化层30。在本实施例中，通过该步骤形成厚度为700埃米至1300埃米的栅氧化层。优选地，通过热氧化工艺形成一层第一氧化层30。
在步骤s505中，在第一氧化层30上沉积一层多晶硅，并刻蚀有源区和栅极区表面的多晶硅和第一沟槽1内的多晶硅，以及刻蚀第一氧化层30在有源区和栅极区表面的部分、以及第一氧化层30在第一沟槽1的侧壁和底部的部分，以保留第二沟槽2内的多晶硅，作为第二沟槽栅极40。在本实施例中，通过该步骤首先制作出虚栅极(第二沟槽栅极40)。
在步骤s506中，在晶圆基片10未刻蚀第一沟槽1和第二沟槽2的表面、第二沟槽栅极40上以及第一沟槽1的侧壁和底部形成一层第二氧化层50。在本实施例中，通过该步骤再次形成厚度为700-1300埃米的栅氧化层。优选地，通过热氧化工艺形成一层第二氧化层50。
在步骤s507中，在第二氧化层50上沉积一层多晶硅，并刻蚀有源区的多晶硅，以保留第一沟槽1内的多晶硅，作为第一沟槽栅极60，保留栅极区表面上的多晶硅，作为平面栅极70。通过本步骤制作第一沟槽栅极60和平面栅极70，使平面栅极70的沟道分布在晶圆表面，第一沟槽栅极60的沟道垂直于晶圆表面分布在晶圆体内，并且第一沟槽栅极60和平面栅极70通过多晶硅连接在一起，共同作为复合栅结构的呈折叠状的栅极。
由于第二沟槽栅极40上覆盖有第二氧化层50，使得第二沟槽栅极40不与复合栅单元的呈折叠状的栅极相连。优选地，设置第二沟槽栅极40悬空或接地，可以有效屏蔽平面栅结构和沟槽栅结构之间的相互干扰，同时优化复合栅结构的输入和输出电容，优化igbt芯片的开通电流的变化率，以及降低开关损耗。
通过上述步骤s501至s507可制作出以折叠方式连接的第一沟槽栅极60和平面栅极70，并在第一沟槽栅极60和平面栅极70之间引入第二沟槽栅极40(虚栅极)将二者隔开，形成具有含虚栅的复合栅结构。
在步骤s508中，在平面栅极70的表面形成一层第三氧化层80。第三氧化层80的厚度大于栅氧化层的厚度。在本实施例中，第三氧化层80的厚度可以为0.5-1.0微米。第一氧化层30在第二沟槽2的侧壁和底部的部分和第二氧化层50共同组成栅氧化层。需要注意的是，在进行多晶硅氧化时，有源区上的栅氧化层也会被氧化，此时有源区上的栅氧化层的厚度会略微增大。
在步骤s509中，对第二氧化层50在有源区的部分进行刻蚀，并在有源区上形成一层第四氧化层51。具体地，刻蚀有源区较厚的栅氧化层(第二氧化层)，然后再形成一层较薄的第四氧化层51，第四氧化层51的厚度范围为500-1000埃米。
在步骤s510中，向有源区注入第一剂量的n型杂质，并使其在有源区的下方扩散，同时横向扩散至平面栅极70中与有源区相接触的边缘的下方，形成n阱区90。其中n阱区90的结深小于第一沟槽1的深度。具体地，利用多晶硅上面的氧化层作为阻挡层，采用自对准工艺分别向沟槽栅有源区和平面栅有源区进行浅结n型杂质注入，也就是将第一剂量的n型杂质分别透过沟槽栅有源区和平面栅有源区表面较薄的第四氧化层51注入到沟槽栅有源区和平面栅有源区对应的晶圆基片中。然后对沟槽栅有源区和平面栅有源区的第一剂量的n型杂质进行退火扩散，分别形成沟槽栅有源区和平面栅有源区对应的n阱区90。沟槽栅有源区对应的n阱区90的侧部止于第一沟槽栅极60侧壁的第二氧化层50。可选地，n型杂质为磷，磷的注入剂量范围为1×1013/平方厘米至1×1014/平方厘米。
在步骤s511中，向n阱区90注入第二剂量的p型杂质，并使其在有源区的下方扩散，同时横向扩散至平面栅极70中与有源区相接触的边缘的下方，形成p阱区11。具体地，使用和步骤s510中相同的自对准工艺分别向沟槽栅有源区和平面栅有源区对应的n阱区90注入浅结p型杂质。然后分别对沟槽栅有源区和平面栅有源区对应的第二剂量的p型杂质进行退火扩散，分别形成沟槽栅有源区和平面栅有源区对应的p阱区11。可选地，p型杂质为硼，硼的注入剂量范围为1×1014/平方厘米至8×1014/平方厘米。需要注意的是，n阱区90会随着p阱区11的扩散而进一步向下扩散。此时，n阱区505的结深会略微增大。沟槽栅有源区对应的p阱区11的侧部止于第一沟槽栅极60侧壁的第二氧化层50，沟槽栅有源区对应的p阱区11和n阱区90的宽度相同。
在步骤s512中，对第二氧化层50中覆盖有源区表面的部分进行刻蚀，以裸露出p阱区11在有源区的表面。
在步骤s513中，向p阱区11扩散第三剂量的n型杂质，以使其在有源区的下方扩散，同时横向扩散至平面栅极70中与有源区相接触的边缘的下方，形成n+掺杂区12。具体地，分别对沟槽栅有源区和平面栅有源区对应的第三剂量的n型杂质进行退火扩散，分别形成沟槽栅有源区和平面栅有源区对应的n+掺杂区12。在本实施例中，第一剂量小于第三剂量。可选地，n型杂质为磷。需要注意的是，n阱区90、p阱区11会随着n+掺杂区12的扩散而进一步向下扩散。此时，n阱区90和p阱区11的结深会略微增大。优选地，采用相同的工艺同时形成沟槽栅有源区和平面栅有源区对应的n阱区90、p阱区11和n+掺杂区12。沟槽栅有源区对应的n+掺杂区12的侧部止于第一沟槽栅极60侧壁的第二氧化层50，沟槽栅有源区对应的p阱区11、n阱区90和n+掺杂区12的宽度相同。
在步骤s514中，对n+掺杂区12和p阱区11在有源区的部分进行刻蚀，以使平面栅极70下方的保留部分n+掺杂区12；其中部分n+掺杂区12的底部高于p阱区11经过此次刻蚀而暴露出的表面。在本实施例中，刻蚀有源区的n+掺杂区12及其下方的p阱区11，以形成台阶结构，台阶的高度范围可以为0.5微米至1微米。需要注意的是，为了完全刻蚀有源区的n+掺杂区，部分n+掺杂区12的底部高于p阱区11经过此次刻蚀而暴露出的表面。可选地，如果可以保证完全刻蚀有源区的n+掺杂区，部分n+掺杂区12的底部也可以与p阱区11经过此次刻蚀而暴露出的表面位于同一平面。
在步骤s515中，向p阱区11经过此次刻蚀而暴露出的表面注入第四剂量的p型杂质，并使其向部分n+掺杂区12扩散以接触部分n+掺杂区12，形成p+掺杂区13。在本实施例中，第四剂量大于第二剂量。具体地，将p型杂质注入刻蚀后的p阱区11中，并使p型杂质向保留在栅极区下方的n+掺杂区12扩散，形成p+掺杂区13。可选地，p型杂质为硼，硼杂质的注入剂量范围为1×1015/平方厘米至5×1015/平方厘米。
在步骤s516中，在栅极区的第三氧化层80、沟槽栅有源区的p+掺杂区13和平面栅有源区的p+掺杂区13的表面沉积一层金属层14，作为源极。部分n+掺杂区12与金属层14相连。金属层14连接沟槽栅有源区对应的源极区(包括沟槽栅有源区对应的n阱区90、p阱区11、部分n+掺杂区12和p+掺杂区13)和平面栅有源区对应的源极区(包括平面栅有源区对应的n阱区90、p阱区11、部分n+掺杂区12和p+掺杂区13)，作为共用源极。p+掺杂区13与金属层14之间通过高温退火形成欧姆接触。在具体实施中，第三氧化层80和金属层14之间还可以包括其他膜层结构，此处不作具体限定。
可选地，本发明实施例中还可以采用如图7所示的方形元胞或如图8所示的条形元胞结构来实现，使平面栅和沟槽栅结构共存于同一芯片。具体地，如图7所示，每个元胞710还可以为方形元胞，多个元胞矩阵式地分布在晶圆基片上。并且每个元胞710包括栅极区701和位于栅极区701两侧的沟槽栅有源区702和平面栅有源区703.。如图8所示，每个元胞810还可以为条形元胞，多个元胞并排地分布在晶圆基片上。并且每个元胞810包括栅极区801和位于栅极区801两侧的沟槽栅有源区802和平面栅有源区803.。
需要注意的是，本实施例还包括通过后续工艺在晶圆基片的背面形成穿通型结构、非穿通型结构或软穿通型结构。
在本实施例中，采用上述igbt芯片的制作方法先制作虚栅极，然后制作平面栅极和沟槽栅极，可使平面栅极和第一沟槽栅极共存于同一芯片，同时在平面栅极和第一沟槽栅极之间引入第二沟槽栅极(即虚栅极)将二者隔开，可以有效屏蔽平面栅极和第一沟槽栅二者间相互干扰，同时优化复合栅的输入和输出电容，优化芯片开通电流的变化率，以及降低开关损耗。
并且，采用上述igbt芯片的制作方法可使平面栅和沟槽栅共存于同一芯片，相当于在具有平面栅结构的igbt芯片的薄弱区域引入沟槽栅，或者在具有沟槽栅结构的igbt芯片的非工作区引入平面栅，可以发挥平面栅和沟槽栅的优点并减弱各自的弱点，从而大幅度提升igbt芯片密度，并保留沟槽栅低通耗、高电流密度和平面栅宽安全工作区的特性。
综上，采用本实施例的具有复合栅结构的igbt芯片的制作方法，不仅可以大幅度提升igbt芯片密度，并保留沟槽栅低通耗、高电流密度和平面栅宽安全工作区的特性，而且还可以有效屏蔽平面栅结构和沟槽栅结构二者间相互干扰，同时优化复合栅的输入和输出电容，优化芯片开通电流的变化率，以及降低开关损耗。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。