本发明涉及半导体技术领域，特别涉及一种晶体管及其形成方法，以及一种半导体器件。
背景技术：
随着半导体器件尺寸的不断缩减，场效应晶体管的特征尺寸也迅速缩小，对应的栅极介质层的厚度也越来越薄，由于薄的栅极介质层而带来的器件可靠性能的问题也日益突出。
具体的说，由于晶体管器件越来越薄，晶体管在关闭状态下或等待状态下所产生的栅感应漏电电流(gate-induceddrainleakage，gidl)也越来越严重，这会对晶体管的可靠性产生较大的影响，导致晶体管的不稳定性以及会使晶体管的静态功耗增加。同时，由于栅诱导漏极泄露电流(gidl)，它严重的制约了栅极介质层厚度的缩小，进而也限制了晶体管的尺寸无法进一步缩减。
可见，随着集成电路的集成度的增加，晶体管特征尺寸的不断缩减，如何降低器件的漏电流已经成为了高密度、低功耗的半导体技术的一个关键问题。
技术实现要素：
本发明的目的在于提供一种晶体管的形成方法，使所形成的晶体管具有较小的漏电流。
本发明提供的晶体管的形成方法包括：
提供一衬底，所述衬底中具有一用于形成源区的第一区域和一用于形成漏区的第二区域；
形成一栅极沟槽在所述衬底中，并利用所述栅极沟槽分隔所述第一区域和所述第二区域，所述衬底中沿着所述栅极沟槽底部的部分用于构成晶体管的内埋沟道区域；
形成一栅极介质层在所述衬底的所述栅极沟槽上，以覆盖所述沟道区域，并延伸覆盖所述第一区域和所述第二区域在所述栅极沟槽内的侧面；其中，所述栅极介质层中覆盖所述沟道区域的部分构成第一层部，所述栅极介质层中覆盖所述第一区域和所述第二区域的部分构成第二层部，所述第二层部的平均厚度大于所述第一层部的平均厚度；以及，
形成一栅极导电层在所述衬底的所述栅极介质层上并形成在所述栅极沟槽内，所述栅极导电层从所述栅极介质层的所述第一层部延伸至所述第二层部，以使所述栅极导电层分别与所述第一区域和所述第二区域均具有一交叠区域。
可选的，在形成所述栅极沟槽之前，还包括：对所述衬底执行离子注入工艺，以在所述衬底的所述第一区域和所述第二区域中均形成一掺杂区，所述掺杂区从所述衬底的顶表面向所述衬底的内部延伸；以及，
在形成所述栅极沟槽之后，利用所述栅极沟槽分隔所述第一区域和所述第二区域，并使位于所述第一区域中的掺杂区构成所述源区，位于所述第二区域中的掺杂区构成所述漏区。
可选的，所述栅极介质层的形成方法包括：
执行至少两次倾斜离子注入工艺，以在所述栅极沟槽靠近开口部的侧壁上形成变异区；其中，所述两次倾斜离子注入工艺是在所述第一区域与所述第二区域之间分别以偏向相反的方向执行离子注入，以在所述栅极沟槽靠近所述第一区域的侧壁上和所述栅极沟槽靠近所述第二区域的侧壁上均形成所述变异区；以及，
执行氧化工艺，以形成所述栅极介质层在所述栅极沟槽的底壁和侧壁上；其中，所述栅极介质层中非对应所述变异区的部分具有第一厚度，所述栅极介质层中对应所述变异区的部分具有第二厚度，并且，所述栅极沟槽对应所述变异区的部分的氧化速率大于所述栅极沟槽非对应所述变异区的部分的氧化速率，以使所述第二厚度大于所述第一厚度。
可选的，所述变异区从所述第一区域和所述第二区域延伸至部分所述沟道区域中，以使所述栅极介质层中对应所述沟道区域且靠近所述第一区域和所述第二区域的部分具备所述第二厚度。
可选的，所述倾斜离子注入工艺的注入离子包括含氟离子。
可选的，所述栅极导电层的形成方法包括：
形成一导电材料层在所述衬底上，所述导电材料层覆盖所述衬底并填充所述栅极沟槽；以及，
对所述导电材料层执行回刻蚀工艺，去除所述导电材料中覆盖所述衬底的部分，并保留所述导电材料层中填充所述栅极沟槽的部分以构成所述栅极导电层。
可选的，所述栅极导电层的顶部低于所述栅极沟槽的开口部，以形成一容置空间在所述栅极沟槽中并位于所述栅极导电层的上方；所述晶体管的形成方法还包括：
填充一绝缘层在所述栅极沟槽的所述容置空间中，以覆盖所述栅极导电层。
可选的，所述栅极介质层的所述第一层部的平均厚度小于3nm，所述栅极介质层的所述第二层部的平均厚度大于等于3nm。
可选的，所述栅极介质层的所述第一层部具有第一厚度和第二厚度，所述第一层部在所述交叠区域和所述沟道区域的交界处具有所述第二厚度，并且从所述交叠区域和所述沟道区域的交界处至所述沟道区域的中心，所述第一层部由所述第二厚度缩减至所述第一厚度。
本发明的另一目的在于提供一种晶体管，包括：
一衬底，所述衬底中形成有一源区、一漏区以及在所述源区和所述漏区之间的栅极沟槽，并且所述衬底的所述栅极沟槽的底部更下沉于所述源区和所述漏区，以构成晶体管的内埋沟道区域；
一栅极介质层，覆盖所述衬底中对应所述沟道区域的部分，并延伸覆盖所述源区和所述漏区在所述栅极沟槽内的侧面；其中，所述栅极介质层中覆盖所述沟道区域的部分构成第一层部，所述栅极介质层中覆盖所述源区和所述漏区在所述栅极沟槽内的侧面的部分构成第二层部，所述第二层部的平均厚度大于所述第一层部的平均厚度；以及，
一栅极导电层，形成在所述衬底的所述栅极介质层上并位于所述栅极沟槽内，并且所述栅极导电层从所述栅极介质层的所述第一层部延伸至所述第二层部，以使所述栅极导电层分别与所述源区和所述漏区均具有一交叠区域。
可选的，所述源区和所述漏区均靠近所述栅极沟槽的开口部，以及所述源区和所述漏区的侧缘边界均延伸至所述栅极沟槽靠近所述开口部的侧壁；
所述栅极介质层覆盖所述栅极沟槽的底壁和侧壁，并且所述栅极介质层的所述第二层部覆盖所述栅极沟槽靠近所述开口部的部分，以使所述第二层部覆盖所述源区和所述漏区中延伸至所述栅极沟槽侧壁的部分；以及，
所述栅极导电层填充所述栅极沟槽，以及所述栅极导电层中靠近所述栅极沟槽开口部的部分与所述源区和所述漏区具有所述交叠区域。
可选的，所述源区和所述漏区均从所述衬底的顶表面向所述衬底的内部延伸至第一深度，所述栅极导电层的顶表面不高于所述衬底的顶表面并位于所述衬底的第二深度；并且，所述第一深度大于所述第二深度，以使所述源区和所述漏区分别与所述栅极导电层在所述第一深度至所述第二深度的深度区间内相互交叠。
可选的，所述栅极导电层的顶部低于所述栅极沟槽的开口部，以形成一容置空间在所述栅极沟槽中并位于所述栅极导电层的上方；以及，所述晶体管还包括：
一绝缘层，填充在所述栅极沟槽的所述容置空间中，以覆盖所述栅极导电层。
可选的，所述栅极介质层的所述第一层部的平均厚度小于3nm，所述栅极介质层的所述第二层部的平均厚度大于等于3nm。
可选的，所述衬底上还形成有一隔离层，所述隔离层覆盖所述衬底对应所述源区和所述源区的顶表面。
可选的，所述衬底中还形成有一阱区，所述源区和所述漏区均形成在所述阱区中。
可选的，所述栅极介质层的所述第一层部(110a)具有第一厚度和第二厚度，所述第二层部(110b)具有所述第二厚度，所述第一层部具有所述第二厚度的部分位于所述交叠区域(d)和所述沟道区域(c)的交界处，并且从所述交叠区域和所述沟道区域的交界处至所述沟道区域的中心，所述第一层部由所述第二厚度缩减至所述第一厚度。
本发明的又一目的在于提供一种半导体器件，所述半导体器件包括如上所述的晶体管。
可选的，所述半导体器件为存储器，并利用所述晶体管构成所述存储器的存储晶体管。
可选的，所述存储器具有至少一个有源区，所述存储晶体管形成在所述有源区中。
可选的，所述存储器的一个所述有源区中形成有两个所述存储晶体管，并且两个所述存储晶体管的源区共用。
在本发明提供的晶体管中，栅极介质层在不同区域内具备不同的厚度，即，使栅极介质层在栅极导电层与源区/漏区的交叠区域具备更大的厚度，从而可有效缓解晶体管的栅感应漏电电流(gidl)现象；并且，在增加栅极介质层对应交叠区域的厚度的情况下，没有明显的改变栅极介质层对应沟道区域的厚度，从而仍能够确保晶体管的开关性能。可见，本发明提供的晶体管，在顺应器件尺寸的不断缩减的趋势下，能够基于不改变其开启电压的情况下，同时有效降低晶体管的漏电流现象，以提供晶体管的整体性能。
附图说明
图1a为本发明实施例一中的晶体管的结构示意图；
图1b为本发明实施例一中的晶体管其栅极介质层的放大示意图；
图2为本发明实施例二中的半导体器件的结构示意图；
图3为本发明实施例三中的晶体管的形成方法的流程示意图；
图4a～图4g为本发明实施例三中的晶体管的形成方法在其制备过程中的结构示意图。
其中，附图标记如下：
100/200-衬底；200a-掺杂区；
101/201-源区；201a-第一区域；
102/202-漏区；202a-第二区域；
103/203-栅极沟槽；110/210-栅极介质层；
110a/210a-第一层部；110b/210b-第二层部；
120/220-栅极导电层；130/230-绝缘层；
140/240-隔离层；250-隔离结构；
260-变异区；
c-沟道区域；d-交叠区域；
w-阱区；aa-有源区；
+x-第一方向；-x-第二方向；
l1-第一厚度；l2-第二厚度。
具体实施方式
现有的晶体管中为确保其正常的功能，通常需要使其栅极结构延伸至源区和漏区，即栅极结构与源区和漏区之间均具有一交叠区域。然而，正是由于栅极结构与漏区之间存在有所述交叠区域，从而容易引发栅感应漏电电流(gidl)的现象，使栅感应漏电电流(gidl)成为器件漏电流的主要因素之一。
为解决上述技术问题，传统的方法是将增加栅极介质层的厚度或者使用漏极轻掺杂(ldd)技术。但是，增加栅极介质层的厚度会进一步导致开启电压和功耗的增加，以及使用漏极轻掺杂(ldd)技术会增加制作工艺流程及成本。
有鉴于此，本发明提供了一种晶体管，所述晶体管能够在不改变晶体管的开启电压和动态功耗的前提下，改善晶体管的栅感应漏电电流(gidl)的现象，以提高晶体管的可靠性并可降低晶体管的静态功耗，有利于提升晶体管的整体性能。
以下结合附图和具体实施例对本发明提出的晶体管及其形成方法、半导体器件作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1a为本发明实施例一中的晶体管的结构示意图，图1b为本发明实施例一中的晶体管其栅极介质层的放大示意图。如图1a和图1b所示，晶体管包括：
一衬底100，所述衬底100中形成有一源区101和一漏区102，并且所述衬底100中从所述源区101至所述漏区102的部分用于构成所述晶体管的沟道区域c；
一栅极介质层110，覆盖所述衬底100中对应所述沟道区域c的部分，并延伸覆盖所述源区101和所述漏区102；其中，所述栅极介质层100中对应所述沟道区域c的部分构成第一层部110a，所述栅极介质层110中覆盖所述源区101和所述漏区102的部分构成第二层部110b，所述第二层部110b的平均厚度大于所述第一层部110a的平均厚度；以及，
一栅极导电层120，形成在所述衬底100的所述栅极介质层110上，并且所述栅极导电层120从所述栅极介质层110的所述第一层部110a延伸至所述第二层部110b，以使所述栅极导电层120分别与所述源区101和所述漏区均102具有一交叠区域d。
即，由于晶体管的栅极介质层110在不同区域具有不同的厚度，具体的说，对应沟道区域c具有第一厚度，对应源区101和漏区102具有第二厚度，并且第二厚度大于第一厚度。其中，所述栅极介质层110在对应沟道区域c的第一层部110a的平均厚度可根据其晶体管的实际需求调整，以确保不会对晶体管的导通性能造成影响，从而不会使晶体管的开启电压增大；在此基础上，可相应的增加栅极介质层110中对应源区和漏区的第二层部110b的平均厚度，使第二层部110b的平均厚度大于第一层部110a的平均厚度，如此即可有效缓解栅感应漏电电流(gidl)，减小晶体管的漏电流，以进一步提高晶体管的整体性能。可见，本发明提供的晶体管能够在保证晶体管的导通性能的基础上，减小晶体管的栅感应漏电电流(gidl)，进而可对晶体管的整体性能进行改善。具体实施例中，所述栅极介质层110的第二层部110b的第二厚度例如为大于等于3nm，所述栅极介质层110的第一层部110a的第一厚度例如为小于3nm，所述第一层部110a的第一厚度可进一步为2nm。
继续参考图1b所示，优选的方案中，所述栅极介质层110的所述第一层部110a不仅具有第一厚度l1，还具有第二厚度l2，其中第二厚度大于第一厚度。所述第一层部110a具有所述第二厚度l2的部分在所述交叠区域d和所述沟道区域c的交界处，并且从所述交叠区域d和所述沟道区域c的边界处至所述沟道区域c的中心，所述第一层部110a由第二厚度l2缩减至第一厚度l1。可以理解为，从所述沟道区域c靠近交叠区域d的部分至与所述交叠区域d，所述栅极介质层110的厚度逐渐增加，以使栅极介质层110在沟道区域c的边界处(即，沟道区域c和交叠区域d的交界处)也相应的具备较大的厚度，进一步缓解交叠区域d靠近沟道区域c的边界处的栅感应漏电电流(gidl)。
应当认识到，具有第二厚度的第二层部110b的平均厚度仍然大于具有第一厚度和第二厚度的第一层部110a的平均厚度。
需说明的是，所述晶体管可以为平面型晶体管，也可以为沟槽型晶体管。本实施例中，以构成型晶体管为例进行解释说明。
继续参考图1a所示，所述衬底100中形成有一栅极沟槽103，所述栅极沟槽103位于所述源区101和所述漏区102之间，并且所述衬底的所述栅极沟槽103的底部更下沉于所述源区101和所述漏区102，以构成晶体管的内埋沟道区域。其中，所述源区101和所述漏区102均靠近所述栅极沟槽103的开口部，以及所述源区101和所述漏区102的侧缘边界均延伸至所述栅极沟槽103靠近开口部的侧壁。所述栅极介质层110覆盖所述栅极沟槽103的底壁和侧壁，并且所述栅极介质层110覆盖所述源区101和所述漏区102在栅极沟槽103内的侧面，其中，所述栅极介质层110的所述第二层部110b覆盖所述栅极沟槽靠近开口部的部分，以使所述第二层部110b覆盖所述源区101和所述漏区102中延伸至所述栅极沟槽103侧壁的部分。以及，所述栅极导电层120填充所述栅极沟槽103，以及所述栅极导电层120中靠近所述栅极沟槽103开口部的部分与所述源区101和所述漏区102具有所述交叠区域d。
如图1a所示，针对沟道型晶体管而言，由栅极导电层120和栅极介质层110构成的栅极结构形成在栅极沟槽103中，所述源区101和所述漏区102分别设置在栅极构成103的两侧，因此，晶体管的内埋沟道区域c即为沿着栅极沟槽103的沟槽侧壁和沟槽底壁从源区101至所述漏区102之间的区域。即，在晶体管导通时，在衬底100靠近栅极沟槽103的侧壁和底壁的区域(对应沟道区域c)中可反型形成一u型的导电沟道，相当于从源极101至漏极102的电流流通路径呈现u型路径，从而提高了导电沟道的长度。如此一来，随着存储器尺寸的缩减，即使源区101和漏区102之间的绝对距离缩减，然而，由于所形成的导电沟道为u型导电沟道，从而可有效改善晶体管的短沟道效应。
进一步的，所述源区101和所述漏区102均从所述衬底100的顶表面向所述衬底100的内部延伸至所述衬底的第一深度，所述栅极导电层120的顶表面不高于所述衬底100的顶表面并位于所述衬底的第二深度。并且，所述第一深度大于所述第二深度，以使所述源区101和所述漏区102分别与所述栅极导电层120在所述第一深度至所述第二深度的深度区间内相互交叠。即，所述第一深度和所述第二深度之间的区域构成所述交叠区域d。
优选的方案中，所述栅极导电层120的顶表面低于所述衬底100的顶表面，即所述栅极导电层120的顶表面低于所述源区101和所述漏区102的顶部边界。如此，即可减少栅极导电层120覆盖源区和漏区的面积，从而可有效改善电场变化而产生结电流的现象。
承上所述，栅极导电层120的顶表面低于所述衬底100的顶表面，即相当于所述栅极导电层120的顶部低于所述栅极沟槽103的开口部(或者可以认为是栅极沟槽的开口部)，从而可构成一容置空间在所述栅极沟槽103中并位于所述栅极导电层120的上方。
可选的，所述晶体管还包括一绝缘层130，所述绝缘层130填充在所述栅极沟槽103的所述容置空间中，以覆盖所述栅极导电层120。即，利用所述栅极沟槽103的所述容置空间不仅能够对栅极导电层120进行更好的隔离保护(例如，可避免由于绝缘层130的位移偏差而导致栅极导电层120部分暴露出的问题)；并且，通过所述容置空间还能够自对准地形成所述绝缘层130，有利于简化制备工艺。
继续参考图1a所示，所述衬底100中还形成有一阱区w，所述源区101和所述漏区102均形成在所述阱区w中，所述阱区w中的离子掺杂浓度低于所述源区101和所述漏区102中的离子掺杂浓度。以及，所述阱区w的掺杂深度低于所述栅极沟槽103的深度，以使形成在所述栅极沟槽103中的栅极导电层120围绕在所述阱区w中。当晶体管导通时，在阱区w中形成导电沟道。进一步的，所述阱区w的掺杂类型可根据所形成的晶体管的类型决定，例如，当所述晶体管为n型晶体管，则所述阱区w可相应的掺杂磷离子(p)；当所述晶体管为p型晶体管，则所述阱区w可相应的掺杂硼离子(b)。
此外，所述衬底100上还形成有一隔离层140，所述隔离层140覆盖所述衬底对应所述源区101和所述源区102的顶表面，以避免所述源区101和所述漏区102从所述衬底100的顶表面暴露出，从而可对源区和漏区进行隔离保护，防止后续的工艺制程中对所述源区和所述漏区造成损伤。
本实施例中，衬底100中形成有栅极沟槽103，基于此所述隔离层140可覆盖所述衬底100中未对应所述栅极沟槽103的部分。或者，可以理解为所述隔离层140中形成有一开口，所述开口与所述栅极沟槽103对齐，此时，所述绝缘层130在填充所述栅极沟槽103的同时，填充所述开口，进而可使自对准形成的绝缘层130的顶表面与所述隔离层140的顶表面齐平。
实施例二
基于以上所述的晶体管，本发明还提供了一种半导体器件，所述半导体器件包括如上所述的晶体管。本实施例中，以所述半导体器件为存储器为例，并以利用如上所述的晶体管构成存储器的存储晶体管为例进行解释说明。
图2为本发明实施例二中的半导体器件的结构示意图。如图2所示，所述半导体器件具有至少一个有源区aa，所述存储晶体管形成在所述有源区中所述有源区aa中。本实施例中，所述存储器具有多个有源区aa，相邻的所述有源区aa利用一隔离结构250相互隔离。
具体的，所述存储晶体管包括：
一衬底200，所述衬底200上定义有至少一个有源区aa；以及，在所述有源区aa的衬底200中形成有一源区201和一漏区202，并且从所述源区201至所述漏区202的衬底用于构成存储晶体管的沟道区域c；
一栅极介质层210，覆盖所述衬底200中对应所述沟道区域c的部分，并延伸覆盖所述源区201和所述漏区202；其中，所述栅极介质层210中覆盖所述沟道区域c的部分构成第一层部210a，所述栅极介质层210中覆盖所述源区201和所述漏区202的部分构成第二层部210b，所述第二层部210b的平均厚度大于所述第一层部210a的平均厚度；以及，
一栅极导电层220，形成在所述衬底200的所述栅极介质层210上，并且所述栅极导电层220从所述栅极介质层210的所述第一层部210a延伸至所述第二层部210b，以使所述栅极导电层220分别与所述源区201和所述漏区202均具有一交叠区域d。
由于存器晶体管中，其栅极介质层在不同位置上具备不同的厚度，从而可在确保存储晶体管的导通性能(例如，不影响晶体管的开启电压)的基础上，改善存储晶体管的栅感应漏电电流(gidl)，以减小存储晶体管的漏电流，从而可提高存储晶体管的整体性能，进而能够相应的提高半导体器件的性能。其中，所述栅极介质层210的所述第一层部210a的平均厚度例如为小于3nm，所述栅极介质层210的所述第二层部210b的平均厚度例如大于等于3nm。
本实施例中，晶体管用于构成存储器的存储晶体管，因此所述栅极导电层220可相应的连接至存储器的字线，所述源区201可相应的连接至存储器的位线，以及所述漏区202可连接至存储器的电容器上。
继续参考图2所示，本实施例中，在存储器的一个所述有源区aa中形成有两个所述存储晶体管，并且两个所述存储晶体管的源区201共用，以构成一存储晶体管对。
与实施例一类似的，所述存储晶体管为沟槽型晶体管，以提高存储器中存储单元的密集程度。即，在衬底200中形成有栅极沟槽203，所述栅极介质层210和所述栅极导电层220依次形成在所述栅极沟槽203中。
进一步的，所述栅极导电层220的顶部低于所述栅极沟槽203的开口部，从而在栅极构成203中且位于所述栅极导电层220的上方可形成一容置空间。以及，在所述容置空间还填充有绝缘层230，以利用所述绝缘层230对栅极导电层220进行隔离保护。
继续参考图2所示，所述衬底200中还形成有一阱区w，所述源区201和所述漏区202均形成在所述阱区w中。此外，所述衬底200上还形成有一隔离层240，所述隔离层240覆盖所述衬底对应所述源区201和所述源区202的顶表面，以避免所述源区201和所述漏区202从所述衬底200的顶表面暴露出，从而可对源区和漏区进行隔离保护，防止后续的工艺制程中对所述源区和所述漏区造成损伤。
实施例三
图3为本发明实施例三中的晶体管的形成方法的流程示意图，图4a～图4g为本发明实施例三中的晶体管的形成方法在其制备过程中的结构示意图。此外，本实施例中结合具有如上所述的晶体管的半导体器件的形成方法进行说明。
本实施例中，具有如上所述的晶体管的半导体器件为存储器，因此下面参考附图，并结合晶体管的形成方法对存储器的形成方法进行说明。
在步骤s100中，参考图4a和图4b所示，提供一衬底200，所述衬底200中具有一用于形成源区的第一区域201a和一用于形成漏区的第二区域202a，并且所述衬底200中从所述第一区域201a至所述第二区域202a的部分用于构成晶体管的沟道区域c。
进一步的，所述衬底200中形成有一阱区w，后续所形成的源区和漏区均形成在所述阱区w中。其中，所述源区和所述漏区可在形成栅极介质层之前形成，即可在该步骤中通过离子注入工艺对所述第一区域201a和第二区域202a进行掺杂；也可以在形成栅极导电层之后形，即在形成晶体管的栅极结构之后形成。
本实施例中，所形成的晶体管为沟槽型晶体管，因此后续需要在所述衬底200中形成栅极沟槽。基于此，本实施例中可以将源区、漏区以及栅极沟槽的形成步骤相结合，以简化工艺流程。
具体的，所述源区、漏区以及栅极沟槽的形成步骤包括：
首先，参考图4a所示，对所述衬底200执行离子注入工艺，以在所述衬底200中形成一掺杂区200a，所述掺杂区200a从所述衬底200的顶表面向所述衬底200的内部延伸；需说明的是，此时所述第一区域201a和所述第二区域20a中均掺杂有离子，并且所述掺杂区200a形成在所述阱区w中，所述掺杂区200a的掺杂浓度大于所述阱区w的掺杂浓度；
接着，参考图4b所示，形成一栅极沟槽203在所述衬底200中，并利用所述栅极沟槽203分隔所述第一区域201a和所述第二区域202a，并且位于所述第一区域201a中的掺杂区构成所述源区201，位于所述第二区域202a中的掺杂区构成所述漏区202。或者也可以理解为，利用所述栅极沟槽203使所述掺杂区分隔成多段，并且位于所述栅极沟槽203相对的两侧上的掺杂区分别构成了所述源区201和所述漏区202。
如图4b所示，针对沟槽型晶体管，所述衬底200中从所述第一区域201a(源区201)至所述第二区域202a(漏区202)的部分，即相应的为，所述衬底200中围绕所述栅极沟槽203的边界并从所述源区201至所述漏区202之间的部分。因此，所形成的沟槽型晶体管的沟道区域c即为围绕所述栅极沟槽203边界的区域。
优选的方案中，在执行离子注入工艺之前，还包括在所述衬底200上形成一隔离层240，所述隔离层240覆盖所述衬底200的顶表面。如此，在后续执行离子注入工艺以形成重掺杂区200a时，注入离子穿过所述隔离层240注入到所述衬底200中，避免了注入离子直接从暴露出的衬底顶表面注入，有效改善了因离子注入工艺而对衬底造成损伤的问题。基于此，在后续形成栅极沟槽203时，即同时对所述隔离层240和所述衬底200执行刻蚀工艺，以形成所述栅极沟槽203，并使剩余的隔离层240覆盖衬底200中对应源区201和漏区202的部分。
此外，本实施例中，所形成的晶体管用于构成存储器的存储晶体管。即，相当于存储器的形成方法，因此，可在所述衬底200上定义有多个用于形成存储晶体管的有源区aa，以及相邻的有源区aa之间利用隔离结构250相互隔离。进一步的，在一个有源区aa中可形成有两个存储晶体管，并且两个存储晶体管可共用源区201，即所述源区201形成在两个存储晶体管之间。
在步骤s200中，参考图4c～图4e所示，形成一栅极介质层210在所述衬底200上，所述栅极介质层210覆盖所述衬底200中对应所述沟道区域c的部分，并延伸覆盖所述第一区域201a和所述第二区域202a。本实施例中，在形成所述栅极介质层210之前，已经在第一区域中形成源区以及在第二区域中形成漏区，因此所述栅极介质层210延伸覆盖所述源区201和所述漏区202。
其中，所述栅极介质层210中对应所述沟道区域c的部分构成第一层部210a，所述栅极介质层210中覆盖所述源区和所述漏区的部分构成第二层部210b，并且所述第二层部210b的平均厚度大于所述第一层部210a的平均厚度。
即，所形成的栅极介质层210在不同的位置上具有不同的厚度。以下提供一种栅极介质层210的制备方法，用于控制所形成的栅极介质层210的厚度。
形成栅极介质层210的第一步骤中，具体参考图4c和图4d所示，执行至少两次的倾斜离子注入工艺，以在所述栅极沟槽203靠近开口部的侧壁上形成变异区260。其中，两次所述倾斜离子注入工艺是在所述第一区域(源区201)与所述第二区域(漏区202)之间分别以偏向相反的方向执行离子注入，以分别在所述栅极沟槽203靠近所述源区201的侧壁上和所述栅极沟槽靠近所述漏区202的侧壁上均形成所述变异区260。例如，两次倾斜离子注入工艺分别以偏向所述第一区域(源区201)的方向和偏向所述第二区域(漏区202)的方向执行离子注入。应当认识到，此处所述的“栅极沟槽203靠近源区201和靠近漏区202的部分”包括：栅极沟槽203位置对应所述源区201和所述漏区202的部分。
具体的说，通过在栅极沟槽203靠近源区201和靠近漏区202的位置上形成变异区260，所述变异区260在后续的氧化过程中具备较高的氧化效率，从而在变异区260上能够形成厚度更大的氧化层。
进一步的，所述变异区260例如为掺杂有氟离子的掺杂区，由于所述变异区260中掺杂有氟离子，从而具备更快的氧化速率，相应的所述倾斜离子注入工艺的注入离子包括含氟离子，或者可以理解为所述倾斜离子注入工艺的工艺气体为含氟气体，例如可以包括氟化硼(bf3)。
本实施例中，所述晶体管用于构成存储晶体管，并且一个有源区aa中形成有两个共用源区201的存储晶体管，即，一个有源区aa中依次顺序排布了一个漏区202、一个源区201和一个漏区202。因此，在执行倾斜离子注入工艺的过程中，如图4c所示，第一次倾斜离子注入工艺时，在源区201和漏区202之间以朝向第一方向(+x方向)执行离子注入工艺，其中，所述第一方向(+x方向)相对于图4c中的左边晶体管而言，是以偏向左边晶体管的源区201的方向，而所述第一方向(+x方向)相对于图4c中右边晶体管而言，是以偏向右边晶体管的漏区202的方向。接着参考图4d所示，第二次倾斜离子注入工艺时，在源区201和漏区202之间以朝向第二方向(-x方向)执行离子注入工艺，其中，所述第二方向(-x方向)与第一方向(+x方向)为相反的方向，以及，所述第二方向(-x方向)相对于图4d中的左边晶体管而言，是以偏向左边晶体管的漏区202的方向，而所述第二方向(-x方向)相对于图4d中右边晶体管而言，是以偏向右边晶体管的源区2012的方向。即，本实施例中，通过如上两次的倾斜离子注入工艺，以分别在栅极沟槽203靠近源区201和靠近漏区202的侧壁上均形成变异区260。
优选的方案中，所述变异区260从所述源区201和所述漏区202进一步延伸至部分所述沟道区域c中，即靠近源区201和漏区202的部分沟道区域c上也形成有所述变异区260。如图4c和图4d所示，所述变异区260越过所述源区201和所述漏区202的边界继续往所述沟道区域c的中心延伸预定距离，其中所述沟道区域c的中心即为，在所述衬底200中从所述源区201至所述漏区202的电流流通路径的中心。
需要说明的是，所述变异区260的形成区域可根据栅极沟槽203的开口尺寸，相应的调节倾斜离子注入时的注入角度。例如，倾斜离子注入工艺中，离子束与衬底表面的夹角小于等于80°。
形成栅极介质层210的第二步骤中，具体参考图4e所示，执行氧化工艺，以形成栅极介质层210在所述栅极沟槽的底壁和侧壁上。其中，所述栅极介质层210中对应所述变异区260的部分具有第二厚度，所述栅极介质层210中非对应所述变异区的部分具有第一厚度；并且，所述栅极沟槽203对应所述变异区260的部分的氧化速率大于所述栅极沟槽203非对应所述变异区的部分的氧化速率，从而可使第二厚度大于第一厚度。
如上所述，所述变异区260形成在栅极沟槽203靠近源区201和靠近漏区202的侧壁上，即相当于对应源区201和对应漏区202的位置上均形成有变异区260，因此栅极介质层210覆盖所述源区201和所述漏区202的第二层部210b具备第二厚度，而栅极介质层210对应沟道区域c的第一层部210c至少具备第一厚度。
此外，本实施例中，所述变异区260从所述源区201和所述漏区202还进一步延伸至部分沟道区域c中，因此，对应所述沟道区域c靠近源区201和漏区202的区域上的第一层部210a也相应的具备第二厚度。即，本实施例中，所述栅极介质层210的所述第一层部210a具有第一厚度和第二厚度，其中所述第一层部210a在沟道区域c的边界处具有第二厚度，并且从所述沟道区域c的边界处至所述沟道区域c的中心，所述第一层部210a由所述第二厚度缩减至所述第一厚度。
由此，即可使所形成的栅极介质层210中，覆盖所述第一区域(源区201)和所述第二区域(漏区202)的第二层部210b的平均厚度大于对应所述沟道区域c的第一层部210a的平均厚度。
在步骤s300中，参考图4f和图4g所示，形成一栅极导电层220在所述衬底100的所述栅极介质层210上，所述栅极导电层220从所述栅极介质层210的所述第一层部210a延伸至所述第二层部210b，以使所述栅极导电层220分别与所述第一区域(源区201)和所述第二区域(漏区202)均具有一交叠区域d。
由于栅极介质层210中覆盖源区201和漏区202的第二层部210b具有较大的厚度，从而使栅极导电层220与源区201和漏区202之间可能够在厚度较大的介质层下相互隔离，从而可缓解所形成的晶体管的栅感应漏电电流(gate-induceddrainleakage，gidl)，进而减小所形成的晶体管的漏电流。并且在增加栅极介质层210的第二层部210b的厚度的基础上，能够避免对第一层部210a的造成影响，因此仍然可确保所形成的晶体管的开关性能。
具体的，所述栅极导电层220的形成步骤例如为：
步骤一，形成一导电材料层在所述衬底200上，所述导电材料层覆盖所述衬底200并填充述栅极沟槽203；
步骤二，对所述导电材料层执行回刻蚀工艺，去除所述导电材料层中覆盖所述衬底200的部分，并保留所述导电材料层中填充所述栅极沟槽203的部分以构成所述栅极导电层220。
继续参考图4f所示，优选的方案中，在对所述导电材料层的回刻蚀工艺中，在去除导电材料层中覆盖衬底200的部分之后，还可进一步对填充在栅极沟槽203中的导电材料层继续执行回刻蚀工艺，以减小导电材料层的高度。如此，即可使最终所述形成的栅极导电层220的顶部低于所述栅极沟槽203的开口部，从而能够形成一容置空间在所述栅极沟槽203中并位于所述栅极导电层220的上方。
接着参考图4g所示，在填充所述栅极导电层220之后，还可进一步包括：填充一绝缘层230在所述栅极沟槽203的所述容置空间中，以覆盖所述栅极导电层220。即，所述绝缘层230能够自对准地填充在所述容置空间中，从而可利用所述绝缘层230对所述栅极导电层220进行隔离保护。
进一步的，所述绝缘层230可采用平坦化工艺(例如，化学机械研磨工艺)自对准地形成在所述栅极沟槽中，即本实施例中，可利用隔离层240为有研磨停止层，研磨停止于隔离层240上，从而使所形成的绝缘层230的顶表面和所述隔离层240的顶表面齐平。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。