本发明构思的示例实施例涉及半导体器件及其制造方法，具体地，涉及用于半导体器件的互连结构及其形成方法。
背景技术：
由于半导体器件的小尺寸、多功能性和/或低成本特性，使得半导体器件成为电子产业中的重要元件。半导体器件可以包括若干单元组件(例如，mos晶体管、电阻器、电容器和/或互连线)。单元组件可以包括各种图案(例如，导线、掺杂区、器件隔离图案、孔和/或电极)。
然而，随着半导体器件的集成度提高，在制造半导体器件时会出现若干技术问题。例如，随着图案的密度和/或高度的增加，在执行光刻工艺和/或蚀刻工艺时的困难会增大(例如，工艺余量减小)。
技术实现要素：
本发明构思的示例实施例提供了用于半导体器件的高度可靠的互连结构。
本发明构思的其它示例实施例提供了形成用于半导体器件的高度可靠的互连结构的方法。
根据本发明构思的示例实施例，一种半导体器件的互连结构包括：下互连线，位于基板上；层间介电层，位于下互连线上；接触塞，设置在层间介电层中并且包括下部部分和上部部分，接触塞的上部部分具有在第一方向上的第一上部宽度和在垂直于第一方向的第二方向上的第二上部宽度，接触塞的下部部分接触下互连线并且具有下部宽度；以及上互连线，设置在层间介电层中并且接触接触塞的上部部分，上互连线沿第一方向延伸并且具有在第二方向上的线宽度，其中，接触塞的第一上部宽度大于上互连线的线宽度，并且其中，上互连线的线宽度大于接触塞的第二上部宽度。
在一些示例实施例中，接触塞的下部宽度小于接触塞的第二上部宽度。
在一些示例实施例中，层间介电层包括氮化硅和氮氧化硅中的至少一种。
在一些示例实施例中，层间介电层包括覆盖下互连线的蚀刻停止层，蚀刻停止层包括sin、sion、sic、sicn和bn中的至少一种。
在一些示例实施例中，上互连线的上表面与层间介电层的上表面基本共面。
在一些示例实施例中，接触塞包括钨，上互连线包括铜或铜合金。
在一些示例实施例中，接触塞还包括第一阻挡金属层，上互连线还包括第二阻挡金属层。
在一些示例实施例中，第一阻挡金属层和第二阻挡金属层均包括从ta、tan、tasin、ti、tin、tisin、w和wn的组中选择的至少一种金属性材料。
根据本发明构思的示例实施例，一种半导体器件的互连结构包括：下互连线，位于基板上；层间介电层，位于下互连线上，层间介电层包括覆盖下互连线的蚀刻停止层，层间介电层还包括沟槽和位于沟槽下方的接触孔，沟槽直接连接到接触孔并且沿第一方向延伸，接触孔穿透蚀刻停止层并且暴露下互连线的上表面的一部分；连接结构，包括设置在沟槽中的线部分和设置在接触孔中的接触部分，线部分具有在垂直于第一方向的第二方向上的线宽度，接触部分包括下部区域和上部区域，接触部分的下部区域接触下互连线，接触部分的上部区域接触线部分，接触部分的上部区域具有在第一方向上的第一上部宽度和在第二方向上的第二上部宽度，其中，接触部分的第一上部宽度大于线部分的线宽度。
在一些示例实施例中，线部分的线宽度大于接触部分的第二上部宽度。
在一些示例实施例中，层间介电层包括氮化硅和氮氧化硅中的至少一种。
在一些示例实施例中，蚀刻停止层包括sin、sion、sic、sicn和bn中的至少一种。
在一些示例实施例中，线部分的上表面与层间介电层的上表面基本共面。
在一些示例实施例中，接触部分还包括第一阻挡金属层，线部分还包括第二阻挡金属层，并且其中，第一阻挡金属层和第二阻挡金属层均包括从ta、tan、tasin、ti、tin、tisin、w和wn的组中选择的至少一种金属性材料。
根据本发明构思的示例实施例，一种半导体器件的互连结构：下互连线，位于基板上；层间介电层，位于下互连线上；接触塞，设置在层间介电层中并且包括下部部分、上部部分以及处于下部部分和上部部分之间的弯曲部分，接触塞的上部部分具有在第一方向上的第一宽度和在垂直于第一方向的第二方向上的第二宽度，接触塞的弯曲部分具有在第二方向上的第三宽度；上互连线，设置在层间介电层中并且接触接触塞的上部部分，上互连线在第一方向上延伸并且具有在第二方向上的线宽度，其中，接触塞的第一宽度大于上互连线的线宽度，并且其中，接触塞的第三宽度大于接触塞的第二宽度。
在一些示例实施例中，上互连线的线宽度大于接触塞的第二宽度。
在一些示例实施例中，接触塞的下部部分具有在第二方向上的第四宽度，接触塞的第四宽度小于接触塞的第三宽度，并且其中，接触塞的第四宽度小于接触塞的第二宽度。
在一些示例实施例中，层间介电层包括氮化硅和氮氧化硅中的至少一种。
在一些示例实施例中，层间介电层包括覆盖下互连线的蚀刻停止层，蚀刻停止层包括sin、sion、sic、sicn和bn中的至少一种。
在一些示例实施例中，上互连线的上表面和层间介电层的上表面基本共面。
对于阅读了下面的附图和详细描述的本领域的技术人员，根据一些实施例的其它方法和/或装置将变得清楚。除了以上实施例的任意组合和全部组合之外，所有这种另外的实施例意图被包括在本说明书内，在本发明的范围内，受所附权利要求书的保护。
附图说明
根据下面结合附图进行的简要描述，将更清楚地理解示例实施例。附图代表如本文所描述的非限制性的示例实施例。
图1是示出根据本发明构思的一些示例实施例的半导体器件的互连结构的平面图。
图2至图8是示出根据本发明构思的一些示例实施例的形成半导体器件的互连结构的方法的剖视图。
图9是示出根据本发明构思的一些示例实施例的半导体器件的互连结构的平面图。
图10至图16是示出根据本发明构思的一些示例实施例的形成半导体器件的互连结构的方法的剖视图。
图17是示出根据本发明构思的一些示例实施例的半导体器件的数据存储元件的平面图。
图18至图25是示出根据本发明构思的一些示例实施例的形成数据存储元件的方法的剖视图。
应该注意，这些图意图示出某些示例实施例中使用的方法、结构和/或材料的一般特性，并且意图补充下面提供的书面描述。然而，这些图将不成比例并且不能精确地反映任何给定实施例的精确结构或性能特性，并且不应该被解释为限定或限制示例实施例所涵盖的值或性质的范围。例如，为了清晰起见，可能会减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。在各种图中使用类似或相同的参考标号意图指示存在类似或相同的元件或特征。
具体实施方式
现在，将参照附图更充分地描述本发明构思的示例实施例，在附图中示出了示例实施例。然而，本发明构思的示例实施例可以用许多不同的形式来实施，并且不应该被理解为限于在此阐述的实施例；相反地，提供这些实施例使得本发明将是彻底和完全的，并且将把示例实施例的构思充分地传达给本领域的普通技术人员。在附图中，为了清晰起见，夸大了层和区域的厚度。附图中类似的参考标号表示类似的元件，因此将省略对其的描述。
将理解的是，当元件被称为“连接”或“结合”到另一个元件时，该元件可以直接连接或结合到另一个元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一个元件时，不存在中间元件。类似的标号始终表示类似的元件。如这里所使用的，术语“和/或”包括一个或多个相关所列项的任意组合和全部组合。应该以类似方式解释用于描述元件或层之间的关系的其它词语(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”、“在……上”与“直接在……上”)。
将理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分应该不受这些术语的限制。这些术语只是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
为了便于描述，在这里可以使用空间相对术语诸如“在……之下”、“在……下方”、“下面”、“在……上方”、“上面”等来描述如图中所示的一个元件或特征与其它元件(一个或多个)或特征(一个或多个)的关系。将理解的是，空间相对术语意图包含除了在附图中描述的方位之外的装置在使用或操作时的不同方位。例如，如果在附图中装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在……下方”可以包括“在……上方”和“在……下方”这两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，相应地解释这里使用的空间相对描述符。
这里使用的术语只是为了描述特定实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式“一个(种)”和“所述(该)”也意图包括复数形式。还将理解的是，如果在这里使用术语“包含”和/或“包括”，则说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。
这里，参照作为示例实施例的理想化实施例(和中间结构)的示意性示图的剖面示图来描述本发明构思的示例实施例。如此，将预料到由于例如制造技术和/或公差导致的示图的形状变化。因此，本发明构思的示例实施例不应该被理解为限于这里示出的区域的特定形状，而是将包括由于例如制造导致的形状偏差。例如，被示出为矩形的注入区域可以在其边缘具有倒圆或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入而形成的掩埋区可以导致掩埋区和穿过其发生注入的表面之间的区域中有一些注入。因此，附图中示出的区域本质是示意性的，并且它们的形状并不意图示出器件的区域的实际形状，而且不意图限制示例实施例的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思的示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。进一步将理解的是，除非这里明确定义，否则术语诸如在通用字典中定义的术语应该被解释为具有与相关领域的背景下它们的意思一致的意思，而不应该以理想的或者过于正式的意义来解释这些术语。
图1是示出根据本发明构思的一些示例实施例的半导体器件的互连结构的平面图。图2至图8是示出根据本发明构思的一些示例实施例的形成半导体器件的互连结构的方法的剖视图。具体地，图2至图8是沿着图1中的i-i'线和ii-ii'线截取的剖视图。
参照图1和图2，可以在设置有下互连件20的下伏层10上形成具有接触孔37的层间介电层33。
下伏层10可以包括半导体基板、设置在半导体基板上的半导体器件(例如，mos晶体管、电容器和电阻器)和覆盖半导体器件的至少一个绝缘层。这里，半导体器件可以电连接到下互连件20。绝缘层可以包括低k介电材料，其介电常数小于氧化硅层的介电常数。在示例实施例中，这些绝缘层中的至少一个可以用作金属间介电(imd)层。
下互连件20可以由一种或多种具有低电阻率的金属材料形成。可以通过将金属层图案化的工艺或镶嵌工艺(damasceneprocess)形成下互连件20。下互连件20中的每个可以包括阻挡金属层21和金属层23。阻挡金属层21可以包括例如ti、ta、mo、tixny、taxny、tixzry、tixzrynz、nbxny、zrxny、wxny、vxny、hfxny、moxny、ruxny和/或tixsiynz。金属层23可以包括例如钨、铜和/或铝。
层间介电层33可以被设置成具有单层结构或多层结构。层间介电层33可以包括低k介电材料，其介电常数小于氧化硅层的介电常数，并且它可以用作金属间介电(imd)层。例如，层间介电层33可以包括高密度等离子体(hdp)氧化物、原硅酸四乙酯(teos)、等离子体增强型teos(pe-teos)、o3-teos、未掺杂硅酸盐玻璃(usg)、硅酸磷玻璃(psg)、硅酸硼玻璃(bsg)、硅酸硼磷玻璃(bpsg)、氟化硅酸盐玻璃(fsg)、旋涂式玻璃(sog)、东燃公司的硅氮烷(tonensilazene，tosz)或它们的任何组合，或者可以由前述物质或它们的任何组合形成。在一些实施例中，层间介电层33可以包括氮化硅、氮氧化硅和/或低k材料，或者可以由氮化硅、氮氧化硅和/或低k材料形成。
另外，可以在下伏层10和层间介电层33之间形成蚀刻停止层31。例如，蚀刻停止层33可以包括sin、sion、sic、sicn、bn(氮化硼)或其任何组合，或者可以由前述物质或它们的任何组合形成。可以使用等离子体增强型cvd(pecvd)、高密度等离子体cvd(hdp-cvd)、大气压cvd(apcvd)和/或旋涂工艺形成蚀刻停止层31和层间介电层33。
参照图1和图2，接触孔37可以被形成为穿透层间介电层33并且延伸通过层间介电层33，以暴露下互连件20的一部分。
形成接触孔37的步骤可以包括在层间介电层33上形成第一掩模图案35，然后，使用第一掩模图案35作为蚀刻掩模各向异性地蚀刻层间介电层33。第一掩模图案35可以被形成为具有暴露层间介电层33的一部分的开口。
尽管使用的是各向异性蚀刻工艺，但接触孔37可以被形成为具有倾斜的或锥形的侧壁。例如，接触孔37的下部宽度可以小于接触孔37的上部宽度。接触孔37在平面图中可以具有基本上圆形的剖面，并且可以具有大约1:2至1:10的高的高宽比。另外，在形成接触孔37期间，蚀刻停止层31可以被过度蚀刻或者去除，以暴露下互连件20的顶表面。
在形成接触孔37之后，可以执行灰化工艺或湿式清洁工艺，以去除第一掩模图案35。
参照图1和图3，可以形成牺牲层41以填充接触孔37。可以使用旋涂工艺形成牺牲层41，这样可以使得能够用牺牲层41填充具有高的高宽比的接触孔37。牺牲层41可以由相对于层间介电层33具有蚀刻选择性的材料形成。在示例实施例中，牺牲层41可以由主要成分是碳的材料形成。例如，牺牲层41可以由用碳和氢所制成的层或者用碳、氢和氧所制成的层形成。另外，牺牲层41可以由相对于牺牲层41的总重量为大约80wt％至99wt％的相对高的碳含量的层形成。在示例实施例中，牺牲层41可以由旋涂硬掩模(soh)层或非晶碳层(acl)形成。soh层可以包括基于碳的soh层或基于硅的soh层。在其它示例实施例中，牺牲层41可以由光致抗蚀剂层或非晶硅层形成。
在示例实施例中，形成牺牲层41的步骤可以包括在具有接触孔37的层间介电层33上涂覆牺牲层41，并且在大约100℃至500℃的温度下将所得结构焙烧大约30秒至300秒。另外，可以在不同温度条件下执行焙烧工艺至少两次。
在形成牺牲层41之后，可以在层间介电层33上形成第二掩模图案43，以形成沟槽。第二掩模图案43可以被设置成具有线宽/间隔结构(line-and-spacestructure)。例如，第二掩模图案43可以包括在第一方向d1上彼此分隔并且沿着垂直于第一方向d1的第二方向d2延伸的线形图案。另外，第二掩模图案43可以被形成为暴露设置在接触孔37中的牺牲层41的顶表面。
第二掩模图案43可以由可以被用于蚀刻牺牲层41的蚀刻气体蚀刻的材料形成。例如，第二掩模图案43可以被形成为在蚀刻牺牲层41的工艺中具有大约1:1至1:2的蚀刻选择率。这意味着，第二掩模图案43和牺牲层41可以被一起蚀刻。在示例实施例中，第二掩模图案43可以由光致抗蚀剂层、旋涂硬掩模(soh)层或非晶碳层形成。
参照图1和图4，第二掩模图案43可以用于在层间介电层33中形成沟槽45。可以通过使用第二掩模图案43作为蚀刻掩模各向异性地蚀刻层间介电层33来形成沟槽45。沟槽45可以被形成为在第一方向d1上彼此分隔并且沿着第二方向d2伸长。在示例实施例中，层间介电层33可以包括多个绝缘层，并且在这种情况下，沟槽45可以形成在一个绝缘层中。例如，沟槽45可以按其底表面与堆叠的绝缘层之间的界面竖直地分隔开这样的方式形成。
在示例实施例中，在用于形成沟槽45的各向异性蚀刻工艺期间，第二掩模图案43和牺牲层41会凹陷。例如，层间介电层33和牺牲层41可以被部分蚀刻以形成沟槽45，并且在各向异性蚀刻工艺期间，层间介电层33的与牺牲层41接触的侧壁可以沿着沟槽45的纵向方向或者沿着第二方向被蚀刻。形成沟槽45会导致接触孔37的上部宽度(例如，在第二方向d2上)增大。例如，接触孔37的上部可以在第二方向d2上扩展，并且在平面图中，接触孔37中的每个可以成形为像椭圆一样的形状。换句话讲，在平面图中，扩展的接触孔37中的每个可以被形成为具有第一方向d1上的上部宽度wa和第二方向d2上的上部宽度wb，并且第二方向d2上的上部宽度wb可以大于第一方向d1上的上部宽度wa。另外，层间介电层33可以在沟槽45连接到接触孔37的部分处具有歪斜或倾斜的侧壁。例如，在形成沟槽45之后，接触孔37可以被形成为具有相对于下伏层10以第一角度θ1歪斜的下侧壁37a和相对于下伏层10以第二角度θ2歪斜的上侧壁37b。在示例实施例中，第二角度θ2可以小于第一角度θ1。
接下来，在形成沟槽45之后，可以去除接触孔37中的牺牲层41与第二掩模图案43。在牺牲层41由soh层或光致抗蚀剂层形成的情况下，可以通过使用氧、臭氧或紫外线的灰化工艺或者通过湿式清洁工艺去除牺牲层41。例如，在牺牲层41由soh层形成的情况下，可以使用氟基蚀刻气体和o2的混合物或者氟基蚀刻气体、o2或ar的混合物执行去除牺牲层41的步骤。这里，氟基蚀刻气体可以是c3f6、c4f6、c4f8和/或c5f8。在牺牲层41由非晶硅层形成的情况下，可以使用氯气各向同性地执行去除牺牲层41的步骤。第二掩模图案43和牺牲层41可以具有类似的蚀刻性质，因此，可以在用于去除牺牲层41的灰化工艺或湿式清洁工艺中去除第二掩模图案43。
参照图1和图5，可以在接触孔37和沟槽45的内壁上共形地形成第一阻挡金属层51。例如，第一阻挡金属层51可以以均匀的厚度覆盖接触孔37和沟槽45的内壁与层间介电层33的顶表面。第一阻挡金属层51可以由能够减少或防止设置在接触孔37和沟槽45中的金属材料扩散到层间介电层33中的材料形成。例如，第一阻挡金属层51可以由ta、tan、tasin、ti、tin、tisin、w、wn或它们的任何组合形成。另外，第一阻挡金属层51可以具有大约
接下来，可以形成第一金属层53以填充设置有第一阻挡金属层51的接触孔37和沟槽45。在示例实施例中，第一金属层53可以由(一种或多种)难熔金属(例如，钴、钛、镍、钨和/或钼)形成。另外，可以使用具有良好阶梯覆盖性质的沉积工艺形成第一金属层53。例如，使用化学气相沉积(cvd)、原子层沉积(ald)或物理气相沉积(pvd)(例如，溅射)形成第一金属层53。在其它实施例中，可以执行电镀工艺来形成填充接触孔37的第一金属层53。
在示例实施例中，第一金属层53可以由具有相对高的熔点和低电阻的钨形成。可以使用cvd或ald形成用于第一金属层53的钨层，以填充接触孔37和沟槽45。可选地，可以执行电镀工艺来形成填充接触孔37和沟槽45的第一金属层53。
当在接触孔37中沉积第一金属层53时，在接触孔37中可能形成缝或空隙。然而，根据本发明构思的示例实施例，由于接触孔37的上部宽度的增大，所以能够抑制当在接触孔37中沉积第一金属层53时出现空隙或缝。在示例实施例中，第一金属层53可以被形成为完全填充设置有第一阻挡金属层51的接触孔37。
参照图1和图6，可以从沟槽45去除第一金属层53的一部分，以通过沟槽45的底表面暴露第一阻挡金属层51。因此，可以分别在接触孔37中形成导电金属塞55。
例如，可以执行各向异性蚀刻工艺，以从沟槽45去除第一金属层53。在示例实施例中，可以执行各向异性蚀刻工艺，以暴露沟槽45的底表面上的第一阻挡金属层51。在示例实施例中，金属塞55可以被形成为具有与沟槽45的底表面基本上共面或者比沟槽45的底表面低的顶表面。在第一金属层53由钨制成的情况下，可以使用利用氩气的射频(rf)蚀刻工艺来蚀刻第一金属层53。在形成接触塞50之后，可以执行清洁工艺，以从沟槽45去除副产物。
在示例实施例中，由于接触孔37被第一金属层53完全填充，因此能够减少或防止当从沟槽45去除第一金属层53的一部分时暴露接触孔37中的空隙或缝。另外，由于接触孔37具有增大的上部宽度，因此金属塞55可以具有增大的上部区域。这样使得能够增大它和将在后续工艺中形成的上互连线之间的接触面积。
参照图1和图7，可以在沟槽45上共形地沉积第二阻挡金属层61。第二阻挡金属层61可以由能够减少或防止设置在沟槽45中的金属材料扩散到层间介电层33中的材料形成。例如，第二阻挡金属层61可以由ta、tan、tasin、ti、tin、tisin、w、wn或它们的任何组合形成。第二阻挡金属层61可以具有大约
在示例实施例中，由于通过沟槽45的底表面暴露第一阻挡金属层51，因此第二阻挡金属层61可以在沟槽45的侧表面和底表面处与第一阻挡金属层51直接接触。另外，第二阻挡金属层61可以覆盖接触塞50的顶表面。
可以形成第二金属层63以填充带有第二阻挡金属层61的沟槽45。第二金属层63可以由与金属塞55不同的金属材料(例如，铜(cu)或铜合金)形成。这里，铜合金可以是含有铜与c、ag、co、ta、in、sn、zn、mn、ti、mg、cr、ge、sr、pt、mg、al和/或zr的材料。
可以使用电镀工艺或化学镀工艺形成第二金属层63。在使用电镀工艺形成第二金属层63的情况下，可以在第二阻挡金属层61的表面上形成种子层。种子层可以有助于增加镀层的均匀性并且用作初始成核位置。种子层可以由cu、au、ag、pt或pd形成，并且可以根据镀覆工艺和第二金属层63改变用于种子层的材料。镀覆工艺使得能够形成从沟槽45的底部开始填充的第二金属层63。
参照图1和图8，可以对第二金属层63、第一阻挡金属层51和第二阻挡金属层61执行平面化工艺，从而分别在沟槽45中形成上导电互连线60。作为平面化工艺的结果，可以暴露层间介电层33的顶表面。在示例实施例中，可以使用化学机械抛光(cmp)工艺执行平面化工艺。
如图1和图8中所示，互连结构可以包括下互连件20、上导电互连线60和将下互连件20电连接到上互连线60的导电接触塞50。
在示例实施例中，接触塞50可以包括覆盖接触孔37的内壁的第一阻挡金属层51和填充接触孔37的金属塞55。第一阻挡金属层51可以从接触孔37的内壁延伸，以覆盖沟槽45的侧表面和底表面。金属塞55可以具有与沟槽45的底表面基本上共面或者比沟槽45的底表面低的顶表面。
在示例实施例中，接触塞50可以按其下部和上部相对于下伏层10具有不同侧壁倾斜度的这种方式进行制造。例如，接触塞50可以包括相对于下伏层10以第一角度θ1歪斜的下侧壁37a和相对于下伏层10以第二角度θ2歪斜的上侧壁37b，第二角度θ2可以小于第一角度θ1。例如，接触塞50的侧壁轮廓可以具有转折点。在示例实施例中，接触塞50可以按其在第二方向d2上的宽度随着与上互连线60的距离减小而逐渐增大的这种方式形成。在平面图中，接触塞50可以具有第一方向d1上的第一上部宽度wa和第二方向d2上的第二上部宽度wb，其中，第二上部宽度wb可以大于第一上部宽度wa。在示例实施例中，接触塞50的第一上部宽度wa可以小于上互连线60的宽度。接触塞50的第二上部宽度wb可以大于上互连线60的宽度。在接触塞50具有增大的上部宽度的情况下，接触塞50和上互连线60之间的接触面积可以增大，因此互连结构可以具有改善的电可靠性。
在示例实施例中，上互连线60可以包括覆盖沟槽45的内壁和接触塞50的顶表面的第二阻挡金属层61以及填充沟槽45的第二金属图案65。第二阻挡金属层61可以在沟槽45的底表面和侧表面处与第一阻挡金属层51直接接触。第二金属图案65可以由与金属塞55不同的金属材料形成。例如，第二金属图案65可以由具有高电荷迁移率和低电阻的铜或铜合金形成。根据本实施例，沟槽45可以被第二金属图案65完全填充。这使得能够减少或防止上互连线60的电特性因第二金属图案的65变薄而劣化。
在示例实施例中，上互连线60可以形成为单个绝缘层。例如，即使在层间介电层33包括多个堆叠绝缘层的情况下，上互连线60可以与堆叠绝缘层之间的界面分隔开。因此，能够减少或防止当向上互连线60施加特定电压(例如，电源电压)时上互连线60的金属材料沿着堆叠绝缘层之间的界面移动。也就是，能够减少或防止出现电短路的可能性。
图9是示出根据本发明构思的其它示例实施例的半导体器件的互连结构的平面图。图10至图16是示出根据本发明构思的其它示例实施例的形成半导体器件的互连结构的方法的剖视图。例如，图10至图16是沿着图9的i-i'线截取的剖视图。
为了简明起见，可以用类似或相同的参考标号指示之前描述的元件，而不重复对其的重叠描述。根据本实施例，互连结构可以包括具有彼此不同的宽度的上互连线60。
参照图9和图10，可以在带有下互连件20的下伏层10上形成具有接触孔37的下层间介电层33。如在之前实施例中所描述的，下伏层10可以包括半导体基板和设置在半导体基板上的半导体器件(例如，mos晶体管、电容器和电阻器)，半导体器件可以电连接到下互连件20。
如参照图2所描述的，在下层间介电层33中形成接触孔37的步骤可以包括形成第一掩模图案35并且使用第一掩模图案35作为蚀刻掩模各向异性地蚀刻下层间介电层33。可以在形成接触孔37之后去除第一掩模图案35。
接触孔37可以被形成为暴露下互连件20的一部分，并且接触孔37的位置可以根据半导体器件的互连设计而改变。在示例实施例中，接触孔37中的每个可以被形成为具有大约1:5至1:20的高的高宽比。形成具有高的高宽比的接触孔37会导致弯曲效应(bowingeffect)。例如，在针对下层间介电层33的各向异性蚀刻工艺期间，离子化蚀刻气体可以被第一掩模图案35散射并且集中在接触孔37的内部侧壁的一部分上，从而导致弯曲效应。下层间介电层33的厚度的增大或者接触孔37的高宽比的增大会加剧弯曲效应。例如，接触孔37的高宽比越高，弯曲区域b越大。根据本实施例，接触孔37的下部宽度可以小于接触孔37的上部宽度，弯曲区域b处的接触孔37的宽度可以大于接触孔37的上部宽度和下部宽度二者。
弯曲区域b会导致当在具有接触孔37的结构上沉积金属材料时在接触孔37中形成空隙或缝。根据本发明构思的示例实施例，在沉积金属材料之前，可以执行放大接触孔37的上部的工艺，以抑制出现空隙或缝。
参照图11，在形成接触孔37之后，可以形成牺牲层41来填充接触孔37。如参照图3所描述的，牺牲层41可以由相对于下层间介电材料33具有蚀刻选择性的材料形成。可以使用旋涂工艺形成牺牲层41，由此具有高的高宽比的接触孔37可以被牺牲层41完全填充。在涂覆牺牲层41之后，可以对牺牲层41执行平面化工艺，以暴露下层间介电层33的顶表面。
牺牲层41可以由例如旋涂硬掩模(soh)层或非晶碳层(acl)形成。soh层可以包括碳基soh层或硅基soh层。在其它实施例中，牺牲层41可以由光致抗蚀剂层或非晶硅层形成。
接下来，如图12中所示，可以在牺牲层41和下层间介电层33上形成上层间介电层39。上层间介电层39可以被形成为具有单层结构或包括多个层的多层结构。上层间介电层39可以比下层间介电层33薄。例如，上层间介电层39的厚度的范围可以是下层间介电层33的厚度的大约1/2至大约1/5。
接下来，可以在上层间介电层39上形成用于限定沟槽的第二掩模图案43。第二掩模图案43可以被形成为具有线宽/间隔结构。例如，第二掩模图案43可以包括在第一方向d1上彼此分隔并且沿着第二方向d2伸长的线形图案。根据本实施例，第二掩模图案43可以被形成为限定具有至少两个不同宽度的线形开口。
参照图9和图13，可以使用第二掩模图案43作为蚀刻掩模各向异性蚀刻上层间介电层39，以形成沟槽45。沟槽45可以在第一方向d1上彼此分隔并且沿着第二方向d2伸长。根据本实施例，沟槽45可以被形成为部分地暴露下层间介电层33的顶表面。例如，沟槽45的底表面可以由下层间介电层33的顶表面部分地限定。另外，根据本实施例，沟槽45可以具有两个不同的宽度。例如，沟槽45中的至少一个(例如，宽沟槽)可以被形成为暴露多个牺牲层41的顶表面。
在用于形成沟槽45的各向异性蚀刻工艺期间，接触孔37的牺牲层41接触的侧壁可以沿着沟槽45的纵向方向或第二方向d2被凹陷或蚀刻。对于宽沟槽，接触孔37的与牺牲层41接触的侧壁可以在第一方向d1上被凹陷或蚀刻。换句话讲，接触孔37可以具有改变的上侧壁轮廓(例如，增大的上部宽度)。因此，接触孔37相对于下伏层10的侧壁倾斜度在接触孔37的下部和上部之间会是不同的。例如，如参照图4所描述的，接触孔37可以包括相对于下伏层10以第一角度歪斜的下侧壁和相对于下伏层10以第二角度歪斜的上侧壁，第二角度可以小于第一角度。根据本发明构思的示例实施例，在平面图中，接触孔37在第二方向d2上的上部宽度可以大于在第一方向d1上的上部宽度。另外，接触孔37在第二方向d2上的上部宽度可以大于接触孔37的弯曲区域b的宽度。
根据本发明构思的示例实施例，沟槽45在第一方向d1上的宽度可以大于接触孔37的上部宽度的大约两倍，并且在这种情况下，接触孔37在第一方向d1上的上部宽度可以随着接触孔37在第二方向d2上的上部宽度的增大而增大。
参照图14，可以在形成沟槽45之后，去除第二掩模图案43和牺牲层41。例如，可以通过灰化工艺或湿式清洁工艺，基本上同时去除第二掩模图案43和牺牲层41。
仍然参照图14，如参照图5所描述的，可以顺序地形成第一阻挡金属层51和第一金属层53，以填充接触孔37和沟槽45。第一阻挡金属层51可以形成为以均匀的厚度覆盖接触孔37和沟槽45的内壁和上层间介电层39的顶表面。在示例实施例中，第一阻挡金属层51可以由ta、tan、tasin、ti、tin、tisin、w、wn或它们的任何组合形成。第一阻挡金属层51可以具有大约
参照图15，可以去除第一金属层53的一部分，以形成定位在接触孔37中的金属塞55。如参照图6所描述的，可以对第一金属层53执行各向异性蚀刻工艺，以从沟槽45去除第一金属层53。可以一直执行各向异性蚀刻工艺，直到通过沟槽45的底表面暴露第一阻挡金属层51为止。
参照图16，可以顺序地形成第二阻挡金属层61和第二金属层63，以填充沟槽45并且覆盖第一阻挡金属层51。可以使用沉积工艺形成第二阻挡金属层61，从而共形地覆盖第一阻挡金属层51和金属塞55。可以使用镀覆工艺形成第二金属层63，从而从底部向上地填充沟槽45。
如上所述，第二阻挡金属层61可以在沟槽45的侧面和底部与第一阻挡金属层51直接接触。第二阻挡金属层61可以覆盖金属塞55的顶表面。在示例实施例中，第二阻挡金属层61可以由ta、tan、tasin、ti、tin、tisin、w、wn或它们的任何组合形成。
此后，可以对第二金属层63执行平面化工艺，以分别形成定位在沟槽45内的上互连线60。
在下文中，将参照图17至图25描述制造数据存储元件的方法。可以应用如上所述的根据本发明构思的示例实施例的形成互连结构的方法来制造数据存储元件。
图17是示出根据本发明构思的示例实施例的半导体器件的数据存储元件的平面图。图18至图25是示出根据本发明构思的示例实施例的形成数据存储元件的方法的剖视图。具体地，图18至图25是沿着图17中的i-i'线和ii-ii'线截取的剖视图。
参照图17和图18，半导体基板100可以包括将形成有存储器单元的单元区a和将形成有控制存储器单元的外围电路的外围电路区b。单元区a上的各存储器单元可以包括选择器件和数据存储元件。例如，选择器件可以是mos晶体管或二极管。数据存储元件可以是电容器、可变电阻器等。可以在外围电路区b上形成外围电路tr(例如，nmos晶体管和pmos晶体管、二极管或电阻器)来控制存储器单元。
在示例实施例中，可以在半导体基板100的单元区a上设置彼此交叉的字线wl和位线bl，并且数据存储元件中的每个可以形成在字线wl和位线bl之间的交叉处中的对应交叉处。在示例实施例中，数据存储元件可以包括电容器150或者可以是电容器150，电容器150包括下电极151、上电极155和置于上下电极之间的电介质153。
例如，可以在半导体基板100的单元区a上形成器件隔离层101，以限定有源区act1。这里，有源区act1可以形成像条一样的形状，其纵轴与字线wl和位线bl成非垂直角度。
字线wl可以被设置成与有源区act1交叉。在示例实施例中，字线wl可以设置在从半导体基板100的单元区a的表面凹陷预定深度的凹陷区域中，使栅极绝缘层置于字线wl之间。可以在有源区act1的处于各字线wl两侧的部分中形成源极/漏极区103。源极/漏极区103可以掺杂有杂质。字线wl和源极/漏极区103可以构成或限定形成在半导体基板100的单元区a上的多个mos晶体管。
可以将位线bl设置在半导体基板100的单元区a上以与字线wl交叉。位线bl可以电连接到源极/漏极区103。
可以穿过覆盖位线bl的第一层间介电层130形成接触塞bc，以将数据存储元件电连接到源极/漏极区103。在示例实施例中，接触塞bc可以设置在有源区act1的处于位线bl两侧的部分上。形成接触塞bc的步骤可以包括在第一层间介电层130中形成接触孔以暴露源极/漏极区103，在第一层间介电层130上沉积导电层以填充接触孔，然后将导电层平面化。接触塞bc可以由掺杂的多晶硅层、金属层、金属氮化物层和/或金属硅化物层形成。
在示例实施例中，可以分别在接触塞bc上形成接触焊盘142。接触焊盘142可以二维布置在第一层间介电层130上，以增大电容器150的下电极和接触塞bc之间的接触面积。彼此相邻设置的一对接触焊盘142可以朝向相反的方向扩展或者从置于其间的位线bl向外扩展。
可以分别在接触焊盘142上形成电容器150的下电极151。在形成下电极151之后，可以形成电介质153而以共形的方式覆盖下电极151，并且可以在电介质153上形成上电极155。在示例实施例中，如图18中所示，下电极151可以形成像柱子一样的形状。这里，下电极151的宽度从顶部到底部减小。例如，下电极151的下部宽度可以小于下电极151的上部宽度。可选地，下电极151可以形成像圆柱体一样的形状，具有底部部分和从底部部分竖直地延伸的侧壁部分，如图25中所示。在示例实施例中，下电极151的底部部分和侧壁部分可以具有基本上相同的厚度。
下电极151可以由金属、金属氮化物和/或金属硅化物形成。例如，下电极151可以由一种或更多种难熔金属(例如，钴、钛、镍、钨和/或钼)形成。在其它实施例中，下电极151可以由金属氮化物(例如，氮化钛(tin)、氮化钛硅(tisin)、氮化钛铝(tialn)、氮化钽(tan)、氮化钽硅(tasin)、氮化钽铝(taaln)和/或氮化钨(wn))形成。在其它实施例中，下电极151可以由贵金属(例如，铂(pt)、钌(ru)和/或铱(ir))形成。在另外的其它实施例中，下电极151可以由导电贵金属氧化物(例如，pto、ruo2或iro2)和/或导电氧化物(例如，sro(srruo3)、bsro((ba,sr)ruo3)、cro(caruo3)或lsco)形成。
电介质153可以被形成为以基本上均匀的厚度覆盖多个下电极151。电介质153可以由从金属氧化物(例如，hfo2、zro2、al2o3、la2o3、ta2o3和/或tio2)和钙钛矿介电材料(例如，sto(srtio3)、bst((ba,sr)tio3)、batio3、pzt和/或plzt)组成的组中选择的至少一种形成。电介质153可以具有大约
可以在电介质153上形成上电极155，以覆盖多个下电极151。上电极155可以被形成为填充设置有电介质153的圆柱形下电极151的内部空间。上电极155可以包括掺杂硅、金属材料、金属氮化物和/或金属硅化物。例如，上电极155可以由一种或更多种难熔金属(例如，钴、钛、镍、钨和/或钼)形成。在其它实施例中，上电极155可以由金属氮化物(例如，氮化钛(tin)、氮化钛硅(tisin)、氮化钛铝(tialn)、氮化钽(tan)、氮化钽硅(tasin)、氮化钽铝(taaln)和/或氮化钨(wn))形成。在另外的其它实施例中，上电极155可以由贵金属(例如，铂(pt)、钌(ru)和/或铱(ir))形成。在另外的其它实施例中，上电极155可以由导电贵金属氧化物(例如，pto、ruo2或iro2)和/或导电氧化物(例如，sro(srruo3)、bsro((ba,sr)ruo3)、cro(caruo3)或lsco)形成。
接下来，参照图17和图18，可以在半导体基板100的外围电路区b上形成mos晶体管tr。例如，在半导体基板100的外围电路区b上，可以形成器件隔离层101以限定外围有源区act2，并且可以形成栅电极gl以与外围有源区act2交叉，并且可以在栅电极gl两侧的外围有源区act2中形成杂质区105。接触塞可以连接到杂质区105和栅电极gl。
第一层间介电层130可以从单元区a延伸以覆盖外围电路区b上的mos晶体管tr。可以在第一层间介电层130上(例如，在外围电路区b上)形成第二层间介电层161，并且可以在第二层间介电层161和接触焊盘142之间插入蚀刻停止层145。第二层间介电层161可以被形成为与单元区a的上电极155的顶表面共面。可以形成第三层间介电层163以覆盖单元区a的电容器150和外围电路区b的第二层间介电层161。
第二层间介电层161和第三层间介电层163可以包括低k介电材料(例如，可流动氧化物(fox)、东燃公司的硅氮烷(tosz)、未掺杂的硅玻璃(usg)、硅酸硼玻璃(bsg)、硅酸磷玻璃(psg)、硅酸硼磷玻璃(bpsg)、等离子体增强型原硅酸四乙酯(peteos)、氟化硅酸盐玻璃(fsg)、高密度等离子体(hdp)氧化物、等离子增强型氧化物(peox)或它们的任何组合)。
由于电容器的电容与下电极151的面积成比例，因此为了在对下电极151的占据面积有限制(例如，当受到下电极151的占据面积的限制时)的情况下增大下电极151的面积，可以增大下电极151的厚度。这意味着，电容器150的电容的这种增大会导致下电极151的高宽比(高度/厚度与宽度之比)增大。另外，下电极151的厚度的这种增大会使得第二层间介电层161的厚度增大。因此，连接到mos晶体管tr的互连结构可以包括具有高的高宽比的接触塞，从而通过相对厚的第二层间介电层161接触晶体管tr。
参照图17和图19，在单元区a和外围电路区b上形成第三层间介电层163之后，可以在外围电路区b上形成接触孔165，以穿透并延伸通过第二层间介电层161和第三层间介电层163并且暴露接触焊盘142。形成接触孔165的步骤可以包括形成第一掩模图案并且使用第一掩模图案作为蚀刻掩模各向异性地蚀刻第二层间介电层161，如参照图2所描述的。
根据本实施例，接触孔165的厚度和宽度可以大于电容器150的厚度和宽度。接触孔165可以被形成为具有大约1:5至1:20的高的高宽比。在接触孔165具有高的高宽比的情况下，接触孔165可以包括具有增大的内部宽度的弯曲区域b，如参照图10所描述的。这里，在平面图中，接触孔165可以具有圆形形状。
如图25中所示，当在外围电路区b上形成接触孔165时，可以在单元区a上形成接触孔。就竖直厚度而言，单元区a上的接触孔可以比外围电路区b上的接触孔165短。
参照图20，可以形成牺牲层171以填充接触孔165。牺牲层171可以由相对于第二层间介电层161具有蚀刻选择性的材料形成，如参照图3所描述的。牺牲层171可以使用旋涂工艺来形成，从而完全填充接触孔165。此后，可以对牺牲层171执行平面化工艺，以暴露第三层间介电层163的顶表面。
参照图21，可以在第三层间介电层163上形成第二掩模图案173，以形成沟槽。如参照图3所描述的，第二掩模图案173可以在第一方向d1上彼此分隔并且沿着与第一方向d1交叉的第二方向d2伸长。第二掩模图案可以被形成为暴露设置在接触孔165中的牺牲层171的顶表面。
第二掩模图案173可以由可以被用于蚀刻牺牲层171的蚀刻气体蚀刻的材料形成。第二掩模图案173可以被形成为在蚀刻牺牲层171的工艺中具有大约1:1至1:2的蚀刻选择率。这意味着，第二掩模图案173和牺牲层171可以被一起蚀刻。在示例实施例中，第二掩模图案173可以由光致抗蚀剂层、旋涂硬掩模(soh)层或非晶碳层形成。
参照图22，可以在第二层间介电层161中形成沟槽175。可以利用第二掩模图案173执行形成沟槽175的步骤。沟槽175可以如参照图4所描述的在第一方向d1上彼此分隔开特定间隔，并且各沟槽可以沿着第二方向d2或者垂直于第一方向d1伸长。在本实施例中，沟槽175的底表面可以位于电容器150的上电极155的顶表面上方。例如，沟槽175的底表面可以与第二层间介电层161和第三层间介电层163之间的界面分隔开。
如上所述，在用于形成沟槽175的各向异性蚀刻工艺期间，第二层间介电层161和第三层间介电层163的与牺牲层171接触的侧壁可以沿着沟槽175的纵向方向或第二方向被凹陷或蚀刻。例如，在形成沟槽175的过程中，接触孔165的在第二方向d2上的上部宽度会增大。换句话讲，在形成沟槽175之后，在平面图中，接触孔165在第二方向d2上的上部宽度可以大于在第一方向d1上的上部宽度。接触孔165可以具有相对于下伏层10以第一角度歪斜的下侧壁和相对于下伏层10以第二角度歪斜的上侧壁。第二角度可以小于第一角度。
此后，可以去除牺牲层171和第二掩模图案173，以暴露接触孔165和沟槽175的内壁。可以使用灰化工艺或湿式清洁工艺去除牺牲层171和第二掩模图案173。
参照图23，如参照图5和图6所描述的，可以在接触孔165的每个中形成第一阻挡金属层181和金属塞185。例如，第一阻挡金属层181可以被形成为覆盖接触孔165的内壁和沟槽175的内壁，然后，可以形成第一金属层以填充接触孔165和沟槽175。第一金属层可以包括钨。此后，可以从沟槽175去除第一金属层，以形成金属塞185。因此，可以暴露沟槽175的底表面上的第一阻挡金属层181。
参照图24，如参照图7所描述的，可以在沟槽175中顺序地形成第二阻挡金属层191和第二金属层195。第二阻挡金属层191可以在沟槽175的底表面和侧表面处与第一阻挡金属层181直接接触。第二金属层195可以包括与第一金属层185不同的金属材料(例如，铜或铜合金)。
根据本发明构思的示例实施例，互连结构可以包括由彼此不同的材料形成或者包括彼此不同的材料的接触塞和上互连线。这里，接触塞的侧壁可以被形成为就相对于下伏层的倾斜角度而言从顶部到底部是不同的。例如，在上互连线的延伸方向上，接触塞的宽度可以随着与上互连线的距离的减小而增大。因此，接触塞和上互连线之间的接触面积可以增大，这样使得能够改善互连结构的电可靠性。
此外，上互连线可以与堆叠绝缘层之间的界面分隔开。因此，可以防止当向上互连线60施加预定电压(例如，电源电压)时上互连线中的金属元件沿着堆叠的绝缘层之间的界面移动。
虽然已经具体地示出和描述了本发明构思的示例实施例，但本领域的普通技术人员应该理解，可以在不脱离权利要求的精神和范围的情况下，在此进行形式和细节上的变形。