一种沟槽式MOS势垒肖特基二极管及制造方法，属于半导体技术领域。
背景技术：
近年来由于肖特基势垒二极管（Schottky Barrier Diode，简称SBD）的低导通压降和极短的反向恢复时间对电路系统效率提高引起了人们高度重视并应用广泛。SBD有三个特点较为突出：（1）因为肖特基势垒高度小于PN结势垒高度，SBD的开启电压和导通压降均比PIN二极管小，可以降低电路中的功率损耗到较低水平；（2）SBD的结电容较低，它的工作频率高达100GHz；（3）SBD是不存在少数载流子的注入，因此开关速度更快，自身反向恢复时间只是肖特基势垒电容的充放电时间。
传统的肖特基二极管由于反向阻断能力接近200V时，肖特基整流器的正向压降VF将接近PIN整流器的正向压降，因此传统的肖特基势垒二极管的反向阻断电压一般低于200V，使之在应用中的效率更低。
为了减小导通压降从而减少自身损耗，提出了沟槽式MOS势垒肖特基二极管（Trench MOS-Barrier SBD，简称TMBS）。TMBS产品设计的主要优势是其将平面肖特基器件表面的最大电场转移到沟道底部的外延内部的能力。这样就可以抑制势垒下降效应，降低给定肖特基势垒的反向泄漏，这意味着TMBS产品可以利用比平面肖特基整流器更低的电阻率和更低的势垒外延，实现正向电压和开关增益。
现有沟槽式MOS势垒肖特基二极管结构如图11所示，包括衬底6，在衬底6的上方为外延层4，在外延层4的表面间隔设置有若干有源区沟槽5，在有源区沟槽5的外侧为耐压环沟槽3，在有源区沟槽5以及耐压环沟槽3的内侧壁形成沟槽内氧化层2，在内部由多晶硅9进行填充。在外延层4上表面边缘还设置有绝缘层17，阳极金属层1覆盖在外延层4表面并位于绝缘层17的内侧。现有技术的沟槽式MOS势垒肖特基二极管在产品以及工艺上存在有如下缺陷：（1）在耐压环沟槽3的底部形成有弧形面，而弯曲弧度越大电势线越密，电场强度越大，这影响了芯片的耐压性能。（2）现有工艺中至少需要三次光刻工艺：第一次是在外延层4的表面通过光刻工艺开设有源区沟槽5以及耐压环沟槽3；第二次光刻工艺是对绝缘层17光刻使之形成接触孔，以便进一步形成肖特基界面7；第三次光刻是对阳极金属层1进行光刻，使之位于绝缘层17的内侧，因此现有技术中生产工艺较为复杂，且需要较宽的一个或多个耐压环来提高芯片耐压性能。
技术实现要素：
本发明要解决的技术问题是：克服现有技术的不足，提供一种在耐压环中部进行切割，取消了现有技术中耐压环弯曲弧度部位，提高了芯片的耐压性能，同时只采用一道光刻实现芯片的制造，使工艺复杂程度以及生产成本大大降低的沟槽式MOS势垒肖特基二极管及制造方法。
本发明解决其技术问题所采用的技术方案是：该沟槽式MOS势垒肖特基二极管，包括沟槽式MOS势垒肖特基芯片以及自芯片上通过引线分别引出的阴极和阳极，沟槽式MOS势垒肖特基芯片包括衬底以及衬底上方的外延层，在外延层的表面设置有有源区沟槽和位于有源区外圈的耐压环沟槽，在外延层的表面形成有与引线连接的阳极金属层，在衬底的底面形成与引线连接的阴极金属层，其特征在于：芯片切割位置在所述耐压环沟槽的中部，自芯片切割位置切割形成切割面，在切割面及切割面的上下边缘处覆盖有钝化层。
优选的，在所述的耐压环沟槽的内壁上设置有沟槽内氧化层并填充多晶硅。
优选的，在所述的有源区沟槽的内壁上设置有沟槽内氧化层并填充有多晶硅。
优选的，在所述阳极金属层和阴极金属层的表面分别通过焊锡层焊接所述的引线。
优选的，在所述阳极金属层和阴极金属层的表面外侧同样覆盖有钝化层。
优选的，所述的焊锡层位于钝化层的内侧。
一种沟槽式MOS势垒肖特基二极管的制造方法，其特征在于，包括如下步骤：
步骤a，第一次氧化及光刻，在外延层的表面进行第一次氧化处理，然后在外延层的表面进行一道光刻，刻蚀出有源区内的有源区沟槽以及耐压环沟槽；
步骤b，第二次氧化，在外延层的上表面进行第二次氧化处理；
步骤c，在外延层上表面沉积多晶硅，多晶硅同时填充在有源区沟槽内和耐压环沟槽内；
步骤d，将外延层上表面的多晶硅以及氧化层去除；
步骤e，在外延层上表面形成肖特基界面；
步骤f，在外延层的表面以及衬底的底面通过现有工艺分别形成阳极金属层和阴极金属层，得到沟槽式MOS势垒肖特基晶圆；
步骤g，沿位于耐压环沟槽中部的芯片切割位置对沟槽式MOS势垒肖特基晶圆进行切割，得到分离的沟槽式MOS势垒肖特基芯片；
步骤h，在沟槽式MOS势垒肖特基芯片的阳极金属层表面通过引线引出阳极，在阴极金属层的表面通过引线引出阴极；
步骤i，对沟槽式MOS势垒肖特基芯片进行酸洗钝化工序，在切割面以及上下边缘形成钝化层。
与现有技术相比，本发明所具有的有益效果是：
在本沟槽式MOS势垒肖特基二极管及制造方法中，在耐压环中部进行切割，取消了现有技术中耐压环弯曲弧度部位，提高了芯片的耐压性能，同时只采用一道光刻实现芯片的制造，使工艺复杂程度以及生产成本大大降低。
在本沟槽式MOS势垒肖特基晶圆中，芯片切割位置在所述的耐压环沟槽的中部，在每一个耐压环沟槽的中部纵向切割形成切割面，切割完成之后形成若干分离的沟槽式MOS势垒肖特基芯片，在每一个沟槽式MOS势垒肖特基芯片中，包括中部的若干有源区沟槽以及位于外侧耐压环沟槽的一半，即同一个耐压环在切割之后分别位于相邻的两个沟槽式MOS势垒肖特基芯片内。
由于切割位置位于耐压环沟槽的中部，取消了现有技术中耐压环沟槽底部弯曲形成的弧形面，降低了其电场强度，提高了芯片的耐压性能。芯片的有源区沟槽的间距依据耐压进行调整，在反偏时PN结耗尽区展宽实现电流通道的夹断，有效抑制了肖特基势垒降低效应。
切割分离之后的沟槽式MOS势垒肖特基芯片经焊接、酸洗钝化等工序，在切割面及上下边缘区形成一层钝化层，焊锡层位于钝化层的内侧，通过在芯片的外周圈形成钝化层，使得电流无法自芯片的侧部流通，代替了现有技术中绝缘层的作用，因此省去了进行现有技术中的第二道和第三道光刻步骤，由于在本沟槽式MOS势垒肖特基芯片的生产工艺中，只利用一道光刻工艺，与现有技术中至少需要三道光刻工艺相比，其工艺复杂程度及生产成本上大大降低。
附图说明
图1为沟槽式MOS势垒肖特基芯片结构示意图。
图2~图8为沟槽式MOS势垒肖特基芯片制造流程图。
图9为沟槽式MOS势垒肖特基二极管结构示意图。
图10为图9中A处放大图。
图11为现有技术沟槽式MOS势垒肖特基芯片结构示意图。
其中：1、阳极金属层 2、沟槽内氧化层 3、耐压环沟槽 4、外延层 5、有源区沟槽 6、衬底 7、肖特基界面 8、阴极金属层 9、多晶硅 10、切割面 11、第一氧化层 12、芯片切割位置 13、焊锡层 14、芯片 15、引线 16、钝化层 17、绝缘层。
具体实施方式
图1~10是本发明的最佳实施例，下面结合附图1~10对本发明做进一步说明。
如图1所示，一种沟槽式MOS势垒肖特基芯片，包括衬底6，在衬底6的上方为外延层4，在外延层4的表面间隔设置有若干耐压环沟槽3，在相邻两个耐压环沟槽3之间还设置有若干有源区沟槽5，在有源区沟槽5以及耐压环沟槽3的内壁上均设置有沟槽内氧化层2，在有源区沟槽5以及耐压环沟槽3的内部均由多晶硅9进行填充。在外延层4的表面未开设有源区沟槽5以及耐压环沟槽3的位置形成肖特基界面7。还设置有阳极金属层1和阴极金属层8，其中阳极金属层1覆盖在多晶硅9以及肖特基界面7的表面，用于引出本沟槽式MOS势垒肖特基芯片的阳极，阴极金属层8覆盖在衬底6的底面，用于引出本沟槽式MOS势垒肖特基芯片的阴极。
在本沟槽式MOS势垒肖特基晶圆中，芯片切割位置12在所述的耐压环沟槽3的中部，在每一个耐压环沟槽3的中部纵向切割形成切割面10，切割完成之后形成若干分离的沟槽式MOS势垒肖特基芯片，在每一个沟槽式MOS势垒肖特基芯片中，包括中部的若干有源区沟槽5以及位于外侧耐压环沟槽3的一半，即同一个耐压环沟槽3在切割之后分别位于相邻的两个沟槽式MOS势垒肖特基芯片内。
由于芯片切割位置12位于耐压环沟槽3的中部，取消了现有技术中耐压环沟槽3底部弯曲形成的弧形面，降低了其电场强度，提高了沟槽式MOS势垒肖特基芯片的耐压性能。沟槽式MOS势垒肖特基芯片的有源区沟槽5的间距依据耐压进行调整，在反偏时PN结耗尽区展宽实现电流通道的夹断，有效抑制了肖特基势垒降低效应。
如图2~8所示，制成如图1所示的沟槽式MOS势垒肖特基芯片，包括如下步骤：
步骤1，在衬底6的上方形成外延层4，然后在外延层4的表面进行第一次氧化处理，在外延层4的表面形成第一氧化层11，然后在外延层4的表面进行一道光刻制程，刻蚀出耐压环沟槽3和有源区沟槽5，如图2所示。
步骤2，在外延层4的上表面进行第二次氧化处理，形成第二层氧化层，第二氧化层即为沟槽内氧化层2，如图3所示。
步骤3，在外延层4上表面进行多晶硅9的沉积工艺，在耐压环沟槽3和有源区沟槽5同时沉积多晶硅9，如图4所示。
步骤4，在表面进行化学机械抛光等工艺，将外延层4上表面的多晶硅9及氧化层去除，如图5所示。
步骤5，在外延层4上表面溅射肖特基界面金属（例如钛、铂、钼、钒、钨、铝等）、退火等工艺形成肖特基界面7，如图6所示。
步骤6，在外延层4的表面以及衬底6的底面通过现有工艺分别形成阳极金属层1和阴极金属层8，得到如图7所示的沟槽式MOS势垒肖特基晶圆。
步骤7，按图8中所示的芯片切割位置12对沟槽式MOS势垒肖特基晶圆进行切割，将整晶圆划分成晶粒，得到如图1所示的沟槽式MOS势垒肖特基芯片。
如图9~10所示，在得到如图1所示的沟槽式MOS势垒肖特基芯片（以下简称芯片14）后，在芯片14的阳极金属层1和阴极金属层8表面分别通过焊锡层13焊接引线15，经过焊接工艺装成轴向二极管，由于芯片14切割后侧面肖特基结构被破坏，电流从芯片14侧部流通，失去了肖特基二极管的功能，需要对芯片14的周圈进行酸洗钝化工序（混合酸）洗掉边缘，在芯片14侧面及上下边缘区形成一层钝化层16，最终形成沟槽式MOS势垒肖特基二极管的成品。
其中焊锡层13位于钝化层16的内侧，通过在芯片14的外周圈形成钝化层16，使得电流无法自芯片14的侧部流通，代替了现有技术中绝缘层17的作用，因此省去了进行现有技术中的第二道和第三道光刻步骤，由于在本沟槽式MOS势垒肖特基芯片的生产工艺中，只利用一道光刻工艺，与现有技术中至少需要三道光刻工艺相比，其工艺复杂程度及生产成本上大大降低。
以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。