专利名称：肖特基二极管的制造方法
技术领域：
本发明涉及半导体技术领域，特别涉及一种肖特基二极管的制造方法。
背景技术：
与PN结相似，金属与半导体接触时将发生载流子的流动，这是由于金属和半导 体材料的功函数不同，使电子从功函数小的地方流到功函数大的地方，半导体内靠近金 属和半导体接触界面形成空间电荷区，在空间电荷区中能带将发生弯曲，形成势垒，当 势垒达到一定高度，载流子的流动就达到平衡，金属和半导体的费米能级也应拉平。这 种势垒被称为金属与半导体接触的表面势垒(又称肖特基势垒Schottky barrier)。在紧 密接触的金属和半导体之间加上电压，由于肖特基势垒的作用，加正、反向电压时所产 生的电流大小不同，即有整流效应，与PN结性质类似，具有单向导电性。利用金属半导体接触的整流效应可制成肖特基势垒二极管(Schottky barrier diode)。与PN结二极管相比，肖特基二极管正向导通电压小，一般为0.3V左右，PN 结则约为0.7V;另外，肖特基二极管反应速度较快，具有更好的高频特性。由于以上优 点，肖特基二极管在高速集成电路、微波技术等许多领域得到广泛应用。反向偏置漏电流(reverse-bias current)和击穿电压(breakdown voltage)是肖特基 二极管的两个重要技术参数，理想的肖特基二极管应具有较小的漏电流和较高的击穿电 压。而这些都需要提高肖特基势垒高度。将肖特基二极管的制造工艺集成于标准CMOS 工艺的现有技术中，通常利用金属硅化物(Silicide)技术实现金属半导体整流接触和欧姆 接触(参见US2006/0125019)。而常用的金属有钴(Co)、钛(Ti)，由于功函数的限制， 它们无法与硅形成较高的势垒。钼(Pt)虽可以与硅形成较高势垒，但在工艺集成上存在 一定难度。此外，在硅化物阻挡层刻蚀、接触孔刻蚀等工艺步骤中，等离子体直接作用 于界面，会造成缺陷的大量产生，这些表面态会使表面能带弯曲，势垒高度将会随之降 低，造成漏电或击穿。为提高肖特基二极管的性能，需要开发一种新的集成制造工艺，在不提高工艺 复杂性的情况下，改善界面状态，提高表面势垒。
发明内容
本发明所要解决的技术问题为提供一种肖特基二极管的制造方法，增加肖特基 势垒高度，减小反向偏置电流，提高肖特基二极管的性能。为解决上述问题，本发明提供一种肖特基二极管的制造方法，包括提供半导 体衬底，所述半导体衬底分为欧姆接触区和整流接触区，在半导体衬底内形成掺杂阱； 在所述半导体衬底的整流接触区形成介质层；在半导体衬底的欧姆接触区形成高浓度扩 散区，所述高浓度扩散区的导电类型与所述掺杂阱的导电类型相同。所述介质层为氧化硅、氮化硅或氮氧化硅。所述介质层利用形成MOS晶体管的栅极介质层形成。
在所述欧姆接触区和所述整流接触区还形成有隔离结构，所述隔离结构深度小 于所述掺杂阱。还包括在所述欧姆接触区的高浓度扩散区上和所述整流接触区的介质层上分别 形成第一金属层和第二金属层。所述掺杂阱的导电类型为N型。所述第一金属层为钨、镍，第二金属层为钛、钴、镍。所述掺杂阱的导电类型为P型。 所述第一金属层为铝、钛，第二金属层为钛、钴、镍。所述制造工艺还包括用氢气对所述介质层进行退火处理。与现有技术相比，上述方案具有以下优点通过对CMOS标准工艺的局部调 整，提出一种新的肖特基二极管的制造方法。在金属_半导体界面间加入介质层，避免 等离子体工艺对金属-半导体界面造成的损伤，改善了界面状态，提高了肖特基势垒， 有助于减小反向偏置漏电流以及增大击穿电压，改善形成肖特基二极管器件的电学性 能。在此过程中，工艺流程复杂性未明显增加，生产成本和产能无明显变化。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。附图的绘 制并未刻意按照实际比例，重点在于示出本发明的主旨。在附图中，为清楚明了，部分 层和区域被加以放大。图1是本发明的一个实施例的形成肖特基二极管的方法的流程示意图；图2至图10是本发明的一个实施例的形成肖特基二极管器件的剖面结构示意 图。
具体实施例方式为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发 明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种 不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下 做类似推广。因此本发明不受下面公开的具体实施的限制。本发明提供的方法不仅适用于肖特基二极管器件的制造，也适用于具有金属半 导体界面并且利用肖特基势垒效应的其它半导体器件或集成电路。传统的肖特基二极管通常采用金属与半导体直接接触形成肖特基势垒，在此情 况下金属与半导体界面状态对势垒的高度有较大影响。而在集成电路工艺中采用多道 离子注入、刻蚀等离子体工艺直接作用于该界面，都会增加其表面态，由此降低势垒高 度，对器件性能造成不利影响，如会增加反向偏置漏电流，降低反向击穿电压等。本发明的发明人发现，在金属与半导体之间加入一层具有良好晶格结构的介质 层有助于改善界面上的表面态。在二极管反向偏置时能够提高肖特基势垒，增加击穿电 压，降低漏电流；在正向偏置时，如果介质层厚度足够薄，正向偏置电压足够大，具有较高能量和足够扩散长度的电子会由于F-N隧穿效应穿过该介质层，形成正向电流。因此，基于现有的CMOS 工艺流程，本发明通过对其作局部的微调，在金属与 半导体间形成一层介质层，以便在不增加工艺复杂性的情况下，提高形成的肖特基二极 管的性能。图1给出了本发明的一个实施例的流程示意图，包括步骤S201，提供半导 体衬底，所述半导体衬底分为欧姆接触区域和整流接触区域，在半导体衬底内形成掺杂 阱；步骤S202，在所述半导体衬底的整流接触区域形成介质层；步骤S203，在半导体衬 底的欧姆接触区域形成高浓度扩散区，所述高浓度扩散区的导电类型与所述掺杂阱的导 电类型相同。本发明提供的方法适用于CMOS电路中肖特基二极管器件的集成制造，但不应 将本发明的方法限定在肖特基二极管集成器件的制造工艺中，如果在其他工艺中涉及形 成肖特基二极管独立器件或者利用肖特基势垒效应，本发明的方法也能够很好的适用。图2至图10为本发明的一个实施例的肖特基二极管制造方法的剖面结构示意 图，所述示意图只是实例，在此不应过度限制本发明保护的范围。所述肖特基二极管的 欧姆接触区域可以为N型，也可以为P型，本实施例为金属与N型半导体材料接触的情 况。首先参照图2，根据第一实施例，提供半导体衬底200，在半导体衬底200中 形成一定的隔离结构205，用以隔开后续形成的肖特基二极管的整流结构区域300b和 欧姆接触区域300a。所述隔离结构205可选用浅沟槽隔离(STI)或者局部场氧化隔离 (LOCOS)。需要说明的是，该隔离结构在本器件中并非必需，只为使隔离性能更加优 良，在器件中可以去除该结构。然后利用CMOS基本工艺在半导体衬底200中形成掺杂阱200b，所述掺杂阱 200b深度大于隔离结构205，以使整流结构区域300b和欧姆接触区域300a可以通过掺杂 阱区域200b相互连通。所述掺杂阱200b的注入浓度为10E15 10E18/cm3。在CMOS工艺中，接着需要在半导体衬底200上形成栅极结构，所述栅极结构 包括栅介质和栅极，然后进行间隔层(spacer)刻蚀，将半导体衬底200表面余留的介质层 (gate dielectric) 210厚度控制在30A以下，以上为常规的CMOS工艺，以下为形成肖特基 二极管的步骤，其中，形成肖特基二极管的某些步骤与CMOS工艺可以相互兼容。在肖特基二极管正向偏置时，该厚度的介质层210使电子较易发生F-N隧穿。 所述介质层210可以是二氧化硅，或者氮氧化硅(SiONx, 0<χ<1),在此选用二氧化硅， 其形成方法为炉管热氧化(thermal oxide)，该方式形成的氧化层晶格结构致密，表面状态
较好。介质层210的初始厚度为15 150人。在本实施例中，选择利用所述栅极介质层作
为肖特基二极管的金属与半导体之间的介质层，没有额外增加工艺步骤。参照图3，对半导体衬底200预清洗后，在余留的介质层210上形成金属层 220。由于本实施例中的肖特基二极管的欧姆接触区域可以为N型，对于本实施例的掺 杂阱200b而言，宜选取功函数较大的金属，如钨、镍，其形成方法为溅射或化学汽相淀 积，厚度大于50A;所述金属层220即作为肖特基二极管整流接触区域中的金属。需要 指出的是，本步骤在标准CMOS工艺没有，需要额外加入。
参照图4，在金属层220形成后，对其进行图形化。具体包括利用曝光、显影等 光刻工艺图形化层，形成定义肖特基二极管整流接触区域300b的光刻胶图形。随后，利 用所述光刻胶图形为掩膜刻蚀暴露的金属层220，被刻蚀区域为欧姆接触区域300a。刻 蚀方法优选为干法刻蚀。刻蚀完成后，去除光刻胶层，形成覆盖于整流接触区域的金属 层220’，如图4所示，不涉及隔离结构(STI) 205，也可覆盖部分隔离结构205。由于金 属层220与介质层210刻蚀选择比较高，该步骤对介质层210厚度影响不大，其厚度为小 于30A。本步骤也需在CMOS工艺基础上添加。参照图5，刻蚀金属层220后，为形成良好的欧姆接触，对半导体衬底的欧姆接 触区域300a进行离子注入，形成扩散区230。具体工艺包括利用光刻工艺使光刻胶覆 盖于整流接触区域300b和隔离结构205上方，仅对欧姆接触区域300a进行离子注入。对 于金属与N型半导体材料接触的情况，注入离子为N型，种类有磷、砷、锑，在此选用 磷，注入后扩散区230浓度大于102°/cm3。在注入完成后去除光刻胶并进行一定的热处 理，以激活杂质离子。该步骤可与标准CMOS工艺中源/漏区注入同步进行，只需要更 新相应的掩膜图形。 接下来在半导体衬底200表面形成一层硅化物。具体工艺包括首先沉积一 层硅化物阻挡层(self-aligned salicide block SAB)240，如图6所示。所述SAB为氧化
硅、氮化硅或氮氧化硅，在此选用氧化硅，厚度大于200人，淀积方法为低压化学气相 淀积。接着，如图7所示，对该硅化物阻挡层240进行图形化，去除欧姆接触区域300a 和隔离结构205上的硅化物阻挡层，留下整流接触区域300b的硅化物阻挡层240’。当 然，隔离结构205上的硅化物阻挡层240也保留、或部分去除。参照图8，去除未被硅化物阻挡层240’覆盖区域的余留介质层210，形成整流 接触区域300b上的介质层210’。之后以溅射方式形成一层金属层，所述金属层为钛、 钴、镍，在此选用钛，厚度大于50 A。然后进行快速升温退火处理(RTA)，使欧姆接 触区域300a的扩散区230表面(硅)和形成的金属层发生反应，形成金属硅化物层250。 根据温度设定，可以使其余区域不产生不必要的副产物，因此这是一个自对准的过程。 形成金属硅化物层250后，用湿法刻蚀方式去除多余的金属层，形成器件结构如图8所示。参照图9，形成层间介质层(ILD)260，在此选用常规的氧化层淀积，厚 度为7.5k~ 12.5kA。接着利用光刻、刻蚀工艺在层间介质层260上形成接触孔 (contact) 270a, 270b,所述接触孔270a位于整流接触区域300b，所述接触孔270b位于欧 姆接触区域300a。所述接触孔270a穿过硅化物阻挡层240’暴露出金属层220’，刻蚀 后硅化物阻挡层为240” ；所述接触孔270b暴露出金属硅化物层250。本步骤为CMOS 的常规工艺。参照图10，最后在接触孔270a、270b内填充缓冲层280及导电金属层290。所 述缓冲层280包括粘连层和阻挡层，所述粘连层可选用钛(Ti)，所述阻挡层可以为氮化 钛(TiN)，所述导电金属层290可选铝(Al)、铜(Cu)，优选为金属铜。之后经过平坦化 (CMP)工艺即形成肖特基二极管结构。对于金属与N型半导体接触的情况，欧姆接触区 域300a的接触孔270b接阴极，整流接触区域300b的接触孔270a接阳极。在平坦化完成后，需要在氢气(H2)氛围进行退火，有利于实现对介质层晶格结构的修复。以上即为 本发明的第一实施例。进一步地，作为第二实施例，所述肖特基二极管还可在P阱内形成，具体结构 继续参考图10，所述掺杂阱200b为P型；在介质层210’上形成的金属层220’为功函 数较小的金属，如铝、钛；欧姆接触区域300a进行的离子注入，注入离子为P型，注入 的离子可以为硼、铟，因此扩散区230为P+区。对金属与P型半导体接触的情况，欧姆 接触区域300a的接触孔270b接阳极，整流接触区域300b的接触孔270a接阴极。在此 肖特基二极管中的主要载流子为空穴。 以上所述为本发明的两个具体实施例，分别在N阱和P阱中形成肖特基二极 管。本发明通过在CMOS工艺基础上的局部微调，实现了肖特基二极管的集成制造，并 且在金属-半导体整流接触区域加入较薄的介质层，形成金属-介质层-半导体接触，优 化了器件各项性能，获得较低的反向漏电流和更高的击穿电压。在此过程中没有增加复 杂的工艺流程，对产能和生产成本不会有明显影响。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领 域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对 本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依 据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发 明技术方案的保护范围。
权利要求
1.一种肖特基二极管的制造方法，其特征在于，包括提供半导体衬底，所述半导体衬底分为欧姆接触区域和整流接触区域，在半导体衬 底内形成掺杂阱；在所述半导体衬底的整流接触区域形成介质层；在半导体衬底的欧姆接触区域形成高浓度扩散区，所述高浓度扩散区的导电类型与 所述掺杂阱的导电类型相同。
2.根据权利要求1所述的肖特基二极管的制造方法，所述介质层为氧化硅、氮化硅或氮氧化硅。
3.根据权利要求2所述的肖特基二极管的制造方法，所述介质层利用形成MOS晶体 管的栅极介质层形成。
4.根据权利要求3所述肖特基二极管的制造方法，其特征在于，在所述欧姆接触区和 所述整流接触区之间还形成有隔离结构，所述隔离结构深度小于所述掺杂阱。
5.根据权利要求4所述肖特基二极管的制造方法，其特征在于，还包括在所述欧姆 接触区的高浓度扩散区上和所述整流接触区的介质层上分别形成第一金属层和第二金属 层。
6.根据权利要求5所述肖特基二极管的制造方法，其特征在于，所述掺杂阱的导电类 型为N型。
7.根据权利要求6所述肖特基二极管的制造方法，其特征在于，所述第一金属层为 钨、镍，第二金属层为钛、钴、镍。
8.根据权利要求5所述肖特基二极管的制造方法，其特征在于，所述掺杂阱导电类型 为P型。
9.根据权利要求8所述肖特基二极管的制造方法，其特征在于，所述第一金属层为 铝、钛，第二金属层为钛、钴、镍。
10.根据权利要求1所述肖特基二极管的制造方法，其特征在于，所述制造工艺还包 括用氢气对所述介质层进行退火处理。
全文摘要
一种肖特基二极管的制造方法，包括提供半导体衬底，所述半导体衬底分为欧姆接触区域和整流接触区域，在半导体衬底内形成掺杂阱；在所述半导体衬底的整流接触区域形成介质层；在半导体衬底的欧姆接触区域形成高浓度扩散区，所述高浓度扩散区的导电类型与所述掺杂阱的导电类型相同。本发明通过金属-半导体界面间加入介质层，避免等离子体工艺对金属-半导体界面造成的损伤，改善了界面状态，提高了肖特基势垒，有助于减小反向偏置漏电流以及增大击穿电压，改善形成肖特基二极管器件的电学性能。
文档编号H01L21/8222GK102024758SQ200910195628
公开日2011年4月20日 申请日期2009年9月11日 优先权日2009年9月11日
发明者冯喆韻, 朱虹, 高大为 申请人:中芯国际集成电路制造(上海)有限公司