专利名称：电感元件及其形成方法
技术领域：
本发明涉及半导体制造领域，特别涉及电感元件及其形成方法。
背景技术：
半导体集成电路是采用半导体制作工艺形成的。例如，在单晶硅片上制作上许 多晶体管及电阻、电容、电感等元件，并按照多层布线或遂道布线的方法将元件组合成 完整的电子电路。半导体集成电路广泛运用于各种电子产品中，例如手机、电脑、个 人游戏装置、导航装置等。电感元件的主要作用是对交流信号进行隔离、滤波或与电容器、电阻器等组成 谐振电路。由于电感元件发挥着重要的作用，因此在芯片中半导体电感元件应用也比较 广泛。在现有技术中，电感元件的形成工艺通常包括提供半导体基底，所述半导体 基底包括绝缘介质层；在所述绝缘介质层上形成一定厚度的金属层；图案化金属层，形 成金属线圈，所述金属线圈呈螺旋状分布。在专利号为94113747.3的中国专利文件中还 可以发现更多有关电感元件的形成工艺的相关的技术方案信息。但是现有技术形成的电感元件，需要在半导体基底上形成3微米至4微米厚度的 金属层，对所述金属层进行图案化，形成电感元件。现有技术不但需要额外的电感元件 形成工艺，并且所述电感元件还需要占用衬底的表面积。
发明内容
本发明解决的技术问题是减少电感元件占用衬底的表面积。为解决上述问题，本发明提供了一种电感元件的形成方法提供衬底；在所述 衬底表面形成第一金属线阵列，所述第一金属线阵列包含η条金属线，η为大于2的自 然数，且η条金属线不相交；在所述衬底表面形成覆盖所述第一金属线阵列的介质层； 刻蚀所述介质层，形成暴露出所述第一金属线阵列的金属线起始端的接触孔和所述第一 金属线阵列的金属线结束端的接触孔；用导电物质填充所述接触孔，形成连接第一金属 线阵列的金属线起始端的第一插塞和连接所述第一金属线阵列的金属线结束端的第二插 塞；在所述介质层表面形成第二金属线阵列，所述第二金属线阵列包含m条金属线且m 条金属线不相交，且所述第二金属线阵列中的第k条金属线导通所述连接第一金属线阵 列中第h条金属线起始端的第一插塞和第h+Ι条金属线结束端的第二插塞；所述第二金属 线阵列中的第k+Ι条金属线导通所述连接第一金属线阵列中第h+Ι条金属线起始端的第一 插塞和第h+2条金属线结束端的第二插塞；其中m、k和h为自然数，且m为大于2的 自然数，k小于m，h小于η。本发明还提供一种电感元件，包括衬底；形成在所述衬底表面的第一金属线 阵列；形成在衬底表面并覆盖所述第一金属线阵列的介质层；形成在介质层内并连接所 述第一金属线阵列的金属线起始端的第一插塞和连接所述第一金属线阵列的金属线结束端的第二插塞；形成在介质层表面的第二金属线阵列，且所述第二金属线阵列中的第k 条金属线导通所述连接第一金属线阵列中第h条金属线起始端的第一插塞和第h+Ι条金属 线结束端的第二插塞；所述第二金属线阵列中的第k+Ι条金属线导通所述连接第一金属 线阵列中第h+Ι条金属线起始端的第一插塞和第h+2条金属线结束端的第二插塞。与现有技术相比，本发明具有以下优点本发明提供的电感元件及其形成方 法，能够与标准的半导体制造工艺结合，不需要额外的电感元件形成工艺，并且形成的 电感元件占用的衬底的表面积小，形成的电感元件产生的磁场平行于衬底，避免产生衬 底的反方向的感生磁场，提高电感元件的Q值。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意 按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图1为本发明的电感元件的形成方法的一实施例的流程示意图；图2至图8为本发明的电感元件的形成方法的一实施例的过程示意图。
具体实施例方式由背景技术可知，现有电感元件的形成方法通常为提供半导体基底，所述半 导体基底包括绝缘介质层；在所述绝缘介质层上形成金属层；图案化金属层，形成金属 线圈，所述金属线圈呈螺旋状分布。现有技术形成的电感元件要额外的电感元件形成工艺，例如金属层形成工艺； 刻蚀金属层形成金属线圈工艺以及额外的形成金属线圈的掩膜等。并且形成的电感需要 占用衬底的表面积。为此，本发明的发明人经过大量的创造性劳动，提供了一种电感元件的形成方 法提供衬底；在所述衬底表面形成第一金属线阵列，所述第一金属线阵列包含η条金 属线，η为大于2的自然数，且η条金属线不相交；在所述衬底表面形成覆盖所述第一金 属线阵列的介质层；刻蚀所述介质层，形成暴露出所述第一金属线阵列的金属线起始端 的接触孔和暴露出所述第一金属线阵列的金属线结束端的接触孔；用导电物质填充所述 接触孔，形成连接第一金属线阵列的金属线起始端的第一插塞和连接所述第一金属线阵 列的金属线结束端的第二插塞；在所述介质层表面形成第二金属线阵列，所述第二金属 线阵列包含m条金属线且m条金属线不相交，且所述第二金属线阵列中的第k条金属线 导通所述连接第一金属线阵列中第h条金属线起始端的第一插塞和第h+Ι条金属线结束端 的第二插塞；所述第二金属线阵列中的第k+Ι条金属线导通所述连接第一金属线阵列中 第h+Ι条金属线起始端的第一插塞和第h+2条金属线结束端的第二插塞；其中m、k和h 为自然数，且m为大于2的自然数，k小于m，h小于η。优选的，形成所述第一金属线阵列的步骤包括在所述介质层表面形成第一金 属层；在所述第一金属层表面旋涂光刻胶，接着通过曝光将掩膜版上的与第一金属线阵 列相对应的图形转移到光刻胶上，然后利用显影液将相应部位的光刻胶去除，以形成光 刻胶图形；以所述光刻胶图形为掩膜，刻蚀所述第一金属层形成第一金属线阵列。
优选的，所述金属线是直线、折线或者曲线。优选的，所述介质层的形成方法为化学气相沉积工艺。优选的，所述刻蚀所述介质层的工艺为等离子体刻蚀工艺。优选的，形成所述第二金属线阵列的步骤包括在所述介质层表面形成金属 层；在所述金属层表面形成与第二金属线阵列对应的光刻胶图形；以所述光刻胶图形为 掩膜，刻蚀所述金属层形成第二金属线阵列。优选的，所述第一金属线阵列材料为铝、银、铬、钼、镍、钯、钼、钛、钽或 者铜，或者为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜的合金。优选的，所述第二金属线阵列材料为铝、银、铬、钼、镍、钯、钼、钛、钽或
者铜，或者为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜的合金。优选的，所述介质层是单一覆层或者是多层堆叠结构。优选的，所述第一插塞和/或第二插塞为位于介质层不同堆叠层的接触孔电连 接构成。本发明提供了一种电感元件，包括衬底；形成在所述衬底表面的第一金属线 阵列；形成在衬底表面并覆盖所述第一金属线阵列的介质层；形成在介质层内并连接所 述第一金属线阵列的金属线起始端的第一插塞和连接所述第一金属线阵列的金属线结束 端的第二插塞；形成在介质层表面的第二金属线阵列，且所述第二金属线阵列中的第k 条金属线导通所述连接第一金属线阵列中第h条金属线起始端的第一插塞和第h+Ι条金属 线结束端的第二插塞；所述第二金属线阵列中的第k+1条金属线导通所述连接第一金属 线阵列中第h+Ι条金属线起始端的第一插塞和第h+2条金属线结束端的第二插塞。优选的，所述第一金属线阵列包含η条金属线，η为大于2的自然数，且η条金 属线不相交。优选的，所述第二金属线阵列包含m条金属线，m为大于2的自然数，且m条 金属线不相交。优选的，所述第一金属线阵列材料为铝、银、铬、钼、镍、钯、钼、钛、钽或 者铜，或者为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜的合金。优选的，所述第二金属线阵列材料为铝、银、铬、钼、镍、钯、钼、钛、钽或
者铜，或者为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜的合金。优选的，所述介质层是单一覆层或者是多层堆叠结构。由于本发明对于现有技术中存在的问题的研究，以及该发明的研究都付出了创 造性的劳动。本发明提供的电感元件及其形成方法，能够与标准的半导体制造工艺结 合，不需要额外的电感元件形成工艺，并且形成的电感元件占用的衬底的表面积小，形 成的电感元件产生的磁场平行于衬底，避免产生衬底的反方向的感生磁场，提高电感元 件的Q值。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发 明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够 以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的 情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说 明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其 在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维 空间尺寸。图1为本发明的电感元件的形成方法的一实施例的流程示意图，图2至图8为本 发明的电感元件的形成方法的一实施例的过程示意图，下面参考图1至图8对本发明的电 感元件的形成方法进行说明，包括步骤步骤S101，提供衬底。参考图2，具体的，所述衬底100可以为多层基片(例如，具有覆盖电介质和金 属膜的硅衬底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成 电路及其他元件的一部分)、图案化或未被图案化的基片。虽然在此描述了可以形成半导 体基底100的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精 神和范围。在一种优选实现方式中，所述衬底100还包括功能层(未图示)和覆盖所述功能 层的介质层100a，所述功能层内包括集成电路及其他元件的一部分，所述其他元件可以 为晶体管、电容、电阻或者金属导线，在这里不一一例举。步骤S102，在所述衬底表面形成第一金属线阵列，所述第一金属线阵列包含η 条金属线，η为大于2的自然数，且η条金属线不相交；参考图3，在所述介质层IOOa表面形成第一金属层110。所述第一金属层110材料为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜，或 者为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜的合金。所述金属层Iio厚度为200 埃至3000埃。参考图4，刻蚀所述第一金属层110形成第一金属线阵列120。具体步骤包括在所述第一金属层110表面旋涂光刻胶，接着通过曝光将掩膜 版上的与第一金属线阵列120相对应的图形转移到光刻胶上，然后利用显影液将相应部 位的光刻胶去除，以形成光刻胶图形。以所述光刻胶图形为掩膜，刻蚀所述第一金属层110形成第一金属线阵列120。需要特别指出的是，在一种优选实现方式中，所述第一金属线阵列120可以与 半导体标准工艺形成层间金属层位于同一层，具体包括，采用形成有第一金属线阵列120 和层间金属层的掩膜版形成光刻胶图形，以光刻胶图形为掩膜，刻蚀形成第一金属线阵 列120和层间金属层，以该优选实现方式形成的第一金属线阵列120可以节约额外的第一 金属线阵列120的掩膜版和第一金属线阵列120的形成工艺。以上述的方法形成的第一金属线阵列120包含η条金属线，例如金属线120a、 120b、120c、......，例如可以包括3根、4根、5根......。η为大于2的自然数，且η条金
属线不相交，上述都可以在通过使用预先制备得到所述第一金属线阵列120的掩膜版， 选用半导体薄膜沉积、图形化和刻蚀工艺实现，在这里不做赘述。所述η的具体数值可以由所需电感元件的参数决定，在这里需要特别指出的 是，为了简化所述电感元件形成工艺，所述金属线可以是直线或者是有一定角度的折 线、曲线。
在本实施例中，以90度的折线为例做示范性说明。步骤S103，在所述衬底表面形成覆盖所述第一金属线阵列的介质层。参考图5，在所述介质层IOOa表面形成覆盖所述第一金属线阵列120的介质层 130。所述介质层130的厚度为20纳米至5000纳米，所述介质层130用于对衬底上的 导线与导线之间的隔离，具体所述介质层130可以是金属前介质层(Pre-Metal Dielectric， PMD),也可以是层间介质层(Inter-Metal Dielectric，ILD)，需要特别指出的是，所述介
质层还可以是单一覆层也可以是多层堆叠结构。金属前介质层是沉积在具有MOS器件的衬底上，利用沉积工艺形成，在金属 前介质层中会在后续工艺形成沟槽，用金属填充沟槽形成连接孔，所述连接孔用于连接 MOS器件的电极和上层互连层中的金属导线。层间介质层是后道工艺在金属互连层之间的介电层，层间介质层中会在后续工 艺中形成沟槽，用金属填充沟槽形成连接孔，所述连接孔用于连接相邻金属互连层中的 导线。所述介质层130的材料通常选自SiO2或者掺杂的SiO2，例如USG (Undoped Silicon Glass,没有掺杂的硅玻璃)、BPSG(BorophosphosilicateGlass,掺杂硼磷的硅玻 璃)、BSG (Borosilicate Glass，掺杂硼的硅玻璃)、PSG (Phosphosilitcate Glass,掺杂磷的
硅玻璃)等。所述介质层130在130纳米及以下的工艺节点一般选用低介电常数的介电材料， 所述介质层130的材料具体选自氟硅玻璃(FSG)、碳掺杂的氧化硅(BlackDiamond)以及 氮掺杂的碳化硅(BLOK)。所述介质层130的形成工艺可以是任何常规真空镀膜技术，例如原子沉积 (ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积 (PECVD)等等，在这里不做赘述。步骤S104，刻蚀所述介质层，形成暴露出所述第一金属线阵列的金属线起始端 的接触孔和暴露出所述第一金属线阵列的金属线结束端的接触孔。参考图6，刻蚀所述介质层130，形成暴露出所述第一金属线阵列120的金属线 起始端的接触孔121和暴露出所述第一金属线阵列120的金属线结束端的接触孔122。所述刻蚀所述介质层130工艺可以是任何常规刻蚀工艺，例如化学刻蚀或者等 离子体刻蚀工艺。在本实施例中，采用等离子体刻蚀工艺，采用CF4、CHF3、CH2F2, CH3F, C4F8或者C5F8中的一种或者几种作为反应气体刻蚀介质层130。具体工艺步骤包括在所述介质层130表面形成与接触孔121和接触孔122对应 的光刻胶图形；为所述光刻胶图形为掩膜，刻蚀所述介质层130形成接触孔121和接触孔 122 ；去除所述光刻胶图形。所述刻蚀工艺具体参数为具体的刻蚀工艺参数可以为选用等离子体型刻蚀 设备，刻蚀设备腔体压力为10毫托至50毫托，顶部射频功率为200瓦至500瓦，底部射 频功率为150瓦至300瓦，C4F8流量为每分钟10标准立方厘米(IOSCCM)至每分钟50 标准立方厘米，CO流量为每分钟100标准立方厘米至每分钟200标准立方厘米，Ar流量 为每分钟300标准立方厘米至每分钟600标准立方厘米，O2流量为每分钟10标准立方厘米至每分钟50标准立方厘米，刻蚀介质层130直至形成暴露出所述第一金属线阵列120 的金属线起始端的接触孔121和暴露出所述第一金属线阵列120的金属线结束端的接触孔 122。步骤S105，用导电物质填充所述接触孔，形成连接第一金属线阵列的金属线起 始端的第一插塞121a和连接所述第一金属线阵列的金属线结束端的第二插塞122a。参考图7，所述导电物质可以为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜， 或者为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜的合金。所述用导电物质填充所述接触孔的步骤可以为形成位于介质层130表面并填充 所述接触孔121和所述接触孔122的金属层，采用去除工艺去除部分金属层和部分介质层 直至形成第一插塞121a和第二插塞122a。所述金属层的形成工艺可以为物理气相沉积工艺，所述去除工艺可以为化学机 械抛光工艺，在这里需要特别指出的是，为了避免导电物质扩散至介质层130，在用导电 物质填充接触孔121和接触孔122之前，还可以在所述接触孔121和122的侧壁形成阻挡层。在其他的实施例中，例如介质层为多层堆叠结构，所述第一插塞121a和/或第 二插塞122a可以是位于介质层不同堆叠层的接触孔电连接构成。参考图8，如步骤S106所述，在所述介质层130表面形成第二金属线阵列140， 所述第二金属线阵列140包含m条金属线且m条金属线不相交，且所述第二金属线阵列 中的第k条金属线导通所述连接第一金属线阵列中第h条金属线起始端的第一插塞121a 和第h+1条金属线结束端的第二插塞122a;其中m、k和h为自然数，且m为大于2的 自然数，k小于m，h小于η。所述形成第二金属线阵列140步骤包括在所述介质层130表面形成金属层； 在所述金属层表面形成与第二金属线阵列140对应的光刻胶图形；以所述光刻胶图形为 掩膜，刻蚀所述金属层形成第二金属线阵列140。所述第二金属线阵列140材料为铝、银、铬、钼、镍、钯、钼、钛、钽或者
铜，或者为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜的合金。以上述的方法形成的第二金属线阵列140包含m条金属线，例如金属线140a、 140b、......，例如可以包括3根、4根、5根......。m为大于2的自然数，m条金属线不相
交，且所述第二金属线阵列中的第k条金属线导通所述连接第一金属线阵列中第h条金属 线起始端的第一插塞和第h+Ι条金属线结束端的第二插塞；所述第二金属线阵列中的第 k+Ι条金属线导通所述连接第一金属线阵列中第h+Ι条金属线起始端的第一插塞和第h+2 条金属线结束端的第二插塞；上述都可以在通过使用预先制备得到所述第二金属线阵列 140的掩膜版，选用半导体薄膜沉积、图形化和刻蚀工艺实现，在这里不做赘述。通过上述工艺形成的电感元件，包括衬底100;形成在所述衬底100表面的第 一金属线阵列120 ；形成在衬底100表面并覆盖所述第一金属线阵列120的介质层130 ； 形成在介质层130内并连接所述第一金属线阵列120的金属线起始端的第一插塞121a和 连接所述第一金属线阵列的金属线结束端的第二插塞122a ；形成在介质层130表面的第 二金属线阵列140，且所述第二金属线阵列140中的第k条金属线导通所述连接第一金属 线阵列120中第h条金属线起始端的第一插塞121a和第h+Ι条金属线结束端的第二插塞122a所述第二金属线阵列140中的第k+Ι条金属线导通所述连接第一金属线阵列120中第 h+Ι条金属线起始端的第一插塞121a和第h+2条金属线结束端的第二插塞122a。本发明提供的电感元件及其形成方法，能够与标准的半导体制造工艺结合，不 需要额外的电感元件形成工艺，并且形成的电感元件占用的衬底的表面积小，形成的电 感元件产生的磁场平行于衬底，避免在衬底的其他元件反方向的感生磁场，提高电感元 件的Q值。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限 制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述 揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变 化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对 以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范 围内。
权利要求
1.一种电感元件的形成方法，其特征在于，包括如下步骤提供衬底；在所述衬底表面形成第一金属线阵列，所述第一金属线阵列包含η条金属线，η为大 于2的自然数，且η条金属线不相交；在所述衬底表面形成覆盖所述第一金属线阵列的介质层；刻蚀所述介质层，形成暴露出所述第一金属线阵列的金属线起始端的接触孔和暴露 出所述第一金属线阵列的金属线结束端的接触孔；用导电物质填充所述接触孔，形成连接第一金属线阵列的金属线起始端的第一插塞 和连接所述第一金属线阵列的金属线结束端的第二插塞；在所述介质层表面形成第二金属线阵列，所述第二金属线阵列包含m条金属线且m 条金属线不相交，且所述第二金属线阵列中的第k条金属线导通所述连接第一金属线阵 列中第h条金属线起始端的第一插塞和第h+Ι条金属线结束端的第二插塞；所述第二金属 线阵列中的第k+Ι条金属线导通所述连接第一金属线阵列中第h+Ι条金属线起始端的第一 插塞和第h+2条金属线结束端的第二插塞；其中m、k和h为自然数，且m为大于2的 自然数，k小于m，h小于η。
2.如权利要求1所述的电感元件的形成方法，其特征在于，形成所述第一金属线阵列 的步骤包括在所述介质层表面形成第一金属层；在所述第一金属层表面旋涂光刻胶， 接着通过曝光将掩膜版上的与第一金属线阵列相对应的图形转移到光刻胶上，然后利用 显影液将相应部位的光刻胶去除，以形成光刻胶图形；以所述光刻胶图形为掩膜，刻蚀 所述第一金属层形成第一金属线阵列。
3.如权利要求1所述的电感元件的形成方法，其特征在于，所述金属线是直线、折线 或者曲线。
4.如权利要求1所述的电感元件的形成方法，其特征在于，所述介质层的形成方法为 化学气相沉积工艺。
5.如权利要求1所述的电感元件的形成方法，其特征在于，所述刻蚀所述介质层的工 艺为等离子体刻蚀工艺。
6.如权利要求1所述的电感元件的形成方法，其特征在于，形成所述第二金属线阵列 的步骤包括在所述介质层表面形成金属层；在所述金属层表面形成与第二金属线阵列 对应的光刻胶图形；以所述光刻胶图形为掩膜，刻蚀所述金属层形成第二金属线阵列。
7.如权利要求1所述的电感元件的形成方法，其特征在于，所述第一金属线阵列材 料为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜，或者为铝、银、铬、钼、镍、钯、 钼、钛、钽或者铜的合金。
8.如权利要求1所述的电感元件的形成方法，其特征在于，所述第二金属线阵列材 料为铝、银、铬、钼、镍、钯、钼、钛、钽或者铜，或者为铝、银、铬、钼、镍、钯、 钼、钛、钽或者铜的合金。
9.如权利要求1所述的电感元件的形成方法，其特征在于，所述介质层是单一覆层或 者是多层堆叠结构。
10.如权利要求1所述的电感元件的形成方法，其特征在于，所述第一插塞和/或第 二插塞为位于介质层不同堆叠层的接触孔电连接构成。
11.一种电感元件，其特征在于，包括衬底；形成在所述衬底表面的第一金属线阵列；形成在衬底表面并覆盖所述第一金属线阵列的介质层；形成在介质层内并连接所述第一金属线阵列的金属线起始端的第一插塞和连接所述 第一金属线阵列的金属线结束端的第二插塞；形成在介质层表面的第二金属线阵列，且所述第二金属线阵列中的第k条金属线导 通所述连接第一金属线阵列中第h条金属线起始端的第一插塞和第h+Ι条金属线结束端的 第二插塞；所述第二金属线阵列中的第k+1条金属线导通所述连接第一金属线阵列中第 h+Ι条金属线起始端的第一插塞和第h+2条金属线结束端的第二插塞；k和h为自然数。
12.如权利要求11所述的电感元件，其特征在于，所述第一金属线阵列包含η条金属 线，η为大于2的自然数，且η条金属线不相交。
13.如权利要求11所述的电感元件，其特征在于，所述第二金属线阵列包含m条金 属线，m为大于2的自然数，且m条金属线不相交。
14.如权利要求11所述的电感元件，其特征在于，所述第一金属线阵列材料为铝、 银、铬、钼、镍、钯、钼、钛、钽或者铜，或者为铝、银、铬、钼、镍、钯、钼、钛、 钽或者铜的合金。
15.如权利要求11所述的电感元件，其特征在于，所述第二金属线阵列材料为铝、 银、铬、钼、镍、钯、钼、钛、钽或者铜，或者为铝、银、铬、钼、镍、钯、钼、钛、 钽或者铜的合金。
16.如权利要求11所述的电感元件，其特征在于，所述介质层是单一覆层或者是多层堆叠结构。
全文摘要
一种电感元件及其形成方法，其中电感元件包括衬底；形成在所述衬底表面的第一金属线阵列；形成在衬底表面并覆盖所述第一金属线阵列的介质层；形成在介质层内并连接所述第一金属线阵列的金属线起始端的第一插塞和连接所述第一金属线阵列的金属线结束端的第二插塞；形成在介质层表面的第二金属线阵列，且所述第二金属线阵列中的第k条金属线导通所述连接第一金属线阵列中第h条金属线起始端的第一插塞和第h+1条金属线结束端的第二插塞；所述第二金属线阵列中的第k+1条金属线导通所述连接第一金属线阵列中第h+1条金属线起始端的第一插塞和第h+2条金属线结束端的第二插塞；k和h为自然数。本发明减少电感元件占用衬底的表面积。
文档编号H01L23/522GK102013410SQ200910195619
公开日2011年4月13日 申请日期2009年9月7日 优先权日2009年9月7日
发明者张 雄 申请人:上海宏力半导体制造有限公司