制造系统、半导体工艺机台以及电弧放电保护方法与流程

本公开涉及集成电路制造技术，特别是具有关于电弧放电保护方法的集成电路制造系统。

背景技术：

集成电路(ics)变得越来越重要。数百万的人使用着使用了集成电路的应用，例如手机、智能手机、平板电脑、笔记本电脑、携带型电脑、pdas、无线电子邮件终端、mp3播放器和影片拨放器、携带式无线网络浏览器等等。用于信号控制以及信号处理的集成电路越来越多地包括强大且高效的板上数据存储(on-boarddatastorage)以及逻辑电路。在集成电路的演进过程中，当几何尺寸(即用工艺可作出的最小部件(或线路))下降时，功能密度(即每一芯片区域的相连元件数量)通常都会增加。此微缩过程通过增加生产效率及降低相关成本提供了优势。

各种半导体工艺已被使用来制造集成电路，并且在半导体工艺中可能需要不同强度的射频(rf)信号，尤其是蚀刻工艺以及化学气相沉积(cvd)工艺。虽然现有的蚀刻以及化学气相沉积的系统和工艺已经通常足以达到其预期目的，但它们在所有方面上并不完全令人满意。

技术实现要素：

本公开提供了一种制造系统。制造系统包括一半导体工艺机台。此半导体工艺机台包括至少一电极，被配置以在一半导体工艺的期间中从一射频信号产生器接收一射频信号；以及一射频感测器，被配置以无线地感测射频信号的强度；此制造系统包括一计算装置，被配置以基于所感测到的射频信号的强度来提取多个统计特征值；以及一故障检测与分类系统，被配置以根据所提取的统计特征值确定所感测到的射频信号的强度是否超过一阈值或一阈值范围，其中当所感测到的射频信号的强度超过阈值或阈值范围时，故障检测与分类系统通知半导体工艺机台调整射频信号，或停止半导体工艺机台以检查部件损坏。

本公开提供了一种半导体工艺机台。此半导体工艺机台包括一射频信号产生器，被配置以产生一射频信号；至少一电极，被配置以接收射频信号来执行一半导体工艺；以及至少一射频感测器，与电极以及射频信号产生器分开地被配置，以无线地感测射频信号的强度，其中所感测到的射频信号的强度用于通过一计算装置提取多个统计特征值，并且统计特征值被传输至一故障检测与分类系统。

本公开提供了一种电弧放电保护方法。此电弧放电保护方法包括通过一射频感测器无线地感测从一射频信号产生器传输至一半导体工艺机台的至少一电极的一射频信号的强度，其中射频感测器是与射频信号产生器以及半导体工艺机台分开设置；基于所感测到的射频信号的强度，提取多个统计特征值；根据所提取的统计特征值确定所感测到的射频信号的强度是否超过一阈值或一阈值范围；以及当射频信号的强度超过阈值或阈值范围时，调整射频信号。

附图说明

本公开的观点从后续实施例以及附图可以优选理解。须知示意图为范例，并且不同特征并无示意。不同特征的尺寸可能任意增加或减少以清楚论述。

图1a为根据本公开实施例的集成电路制造系统的示意图。

图1b为根据本公开实施例的故障检测与分类(fdc)系统的示意图。

图2为根据本公开实施例的制造系统的示意图。

图3为根据本公开实施例的用以感测射频信号的强度射频感测器的示意图。

图4为根据本公开实施例的通过射频感测器所感测的射频信号的强度。

图5为根据本公开实施例的的电弧放电保护方法的流程图。

附图标记说明：

10～集成电路制造系统

100～制造系统

102～集成电路设计厂

104～集成电路设计布局

106～掩模厂

110～故障检测与分类系统

112～参数准备

120～半导体工艺机台

122～晶圆

130～集成电路装置

150～射频感测器

160～计算装置

1101～处理器

1102～存储器

1103～通信模块

1104～显示器

1105～输入/输出装置

1106～硬件部件

1107～总线

124～等离子体区域

126～下电极

128～上电极

129～工艺腔体

150a～射频感测器

150b～射频感测器

152～同轴连接器

180～射频信号产生器

183～匹配网络

184～分配网络

185～阀门

hf～高频信号源

lf～低频信号源

s1～射频信号

154～金属线圈

156～电路板

t1-t3～周期

s500-s510～操作

具体实施方式

以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开书叙述了一第一特征形成于一第二特征的上或上方，即表示其可能包含所述第一特征与所述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于所述第一特征与所述第二特征之间，而使所述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书的不同范例可能重复使用相同的参考符号及/或标记。这些重复为了简化与明确的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。

此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。

以下描述本公开的一些实施例。额外的操作可以提供至在这些实施例中所描述的站点(或阶段)的前、站点之间及/或站点之后。对于不同的实施例，所描述的一些站点可以被替换或移除。额外的特征可以被加入至半导体装置中。对于不同的实施例，下面所描述的一些特征可以被替换或移除。虽然一些实施例被讨论执行在特定顺序的操作，但这些操作可以在另一种逻辑顺序被执行。

图1a为根据本公开实施例中与集成电路制造流程相关的集成电路制造系统10的示意图。集成电路制造系统10包括多个实体(entities)，例如集成电路设计厂102、掩模厂106以及制造系统100，所述实体在设计、开发以及制造过程及/或相关服务上彼此交流，以制造集成电路装置130。集成电路装置130可包括多个半导体装置。

另外，制造系统100包括故障检测与分类(fdc)系统110、半导体工艺机台120以及计算装置160。为了简化及明确，图1仅显示易于理解本公开各方面的整个系统的选定部分。额外特征可以被加入至集成电路制造系统10，并且下面所述的一些特征在集成电路制造系统10的其他实施例中可以被替换或移除。

所述实体可以通过通信网络连接，该通信网络可以是单一网络或各种不同网络，例如内部网络或网际网络，并可以包括有线及/或无线通信频道。每一个实体可以与其他实体互动，并且可以提供服务至其他实体及/或从其他实体接收服务。集成电路设计厂102、掩模厂106、故障检测与分类系统110及半导体工艺机台120的一或多者可为一单一公司所有，并共存在一共同场所及使用共同资源。

集成电路设计厂(或设计团队)102产生集成电路设计布局104。在一些实施例中，集成电路设计布局104包括工艺数据，其用于半导体工艺以制造集成电路装置130。工艺数据可包括集成电路装置130的半导体装置的薄膜的蚀刻工艺的至少一设计参数以及至少一蚀刻参数。举例来说，设计参数可以是图案密度(pd)。另外，工艺数据可包括集成电路装置130的半导体装置的薄膜的化学气相沉积工艺的至少一设计参数以及至少一沉积参数。

集成电路设计厂102产生集成电路设计布局104(亦称为集成电路设计图案)。集成电路设计布局104包括基于将要制造的集成电路产品的规格而为集成电路产品设计的各种电路图案(通过几何形状显示)。对应几何图案的电路图案形成在各种材料层(例如金属层、介电层及/或半导体层)中，这些电路图案组合以形成集成电路产品(例如集成电路装置130)的集成电路特征(部件)。举例来说，集成电路设计布局104的一部分包括将形成在基板(例如：硅基板)及/或配置在基板上的各种材料层中的各种集成电路特征。集成电路特征可包括主动区、栅极特征(例如：栅极介电层及/或栅极电极)、源极/漏极特征、内部互连特征、焊接垫特征、其他集成电路特征或上述的组合。在一些实施例中，辅助特征被插入到集成电路设计布局104中以提供成像效果、工艺提升及/或识别信息。与用以优化掩模图案(掩模布局)的光学邻近校正(opc)相似的几何邻近校正(gpc)，可以基于与集成电路工艺相关的环境影响(包括蚀刻负载效应、图案化负载效应及/或化学机械研磨(cmp)工艺效应)产生辅助特征。集成电路设计厂102执行合适的设计程序以形成集成电路设计布局104。设计程序可包括逻辑设计、物理设计、布置和绕线或上述的组合。集成电路设计布局104呈现在具有电路图案(几何图案)的信息的一或多个数据文件中。举例来说，集成电路设计布局104以图形数据库系统文件格式(gds或gdsii)表示。在另一实施例中，集成电路设计布局104以另一合适文件格式表示，例如开放式艺术系统交换标准(openartworksysteminterchangestandard)文件格式(例如oasis或oas)。

掩模厂106使用集成电路设计布局104以制造一或多个掩模，掩模被使用以根据集成电路设计布局104制造集成电路装置130的各种层。掩模(亦称为倍缩掩模)是指被使用在光刻工艺以图案化晶圆(例如半导体晶圆)的图案化基板。掩模厂106执行掩模数据准备，其中集成电路设计布局104被转换成可以通过掩模直写器写入的形式以产生掩模。举例来说，集成电路设计布局104被转换成用于掩模直写器(例如电子束(e-beam)直写器)的机械可读指令。掩模数据准备产生对应于集成电路设计布局104所定义的目标图案的掩模图案(掩模布局)。掩模图案通过将集成电路设计布局104的目标图案分割成为适合用于掩模制造光刻工艺(例如电子束光刻工艺)的掩模特征(掩模区域)来产生。分割程序根据各种因素(例如集成电路特征几何形状、图案密度差异及/或关键尺寸(cd)差异)被执行，并且掩模特征是基于通过掩模直写器执行用于印刷掩模图案的方法来定义。在一些实施例中，在掩模直写器(电子束直写器)使用可变形电子束(variable-shapedbeam,vsb)的方法来印刷掩模图案的情况下，掩模图案通过将集成电路设计布局104分割成多边形(例如矩形或梯形)来产生，其中对应的掩模直写地图包括每一个多边形的曝光直写信息。举例来说，对每一个多边形定义至少一个对应的曝光直写(包括曝光剂量、曝光时间及/或曝光形状)。在一些实施例中，在掩模直写器(电子束直写器)使用字符投影的方法来印刷掩模图案的情况下，掩模图案通过将集成电路设计布局104分割成字符(通常表示复杂图案)来产生，字符对应用于掩模直写器(电子束直写器)的模板，其中对应的掩模直写地图包括每一个模板的曝光直写信息。举例来说，对每一个字符定义至少一对应的曝光直写(包括曝光剂量、曝光时间及/或曝光形状)。在此实施例中，在模板中不匹配字符的分割的集成电路设计布局104的部分可以使用可变形电子束的方法来印刷。

掩模数据准备可包括用于优化掩模图案的各种程序，使得通过使用掩模(从掩模图案制造)的光刻工艺所形成在晶圆上的最终图案(通常称为最终晶圆图案)具有提升的分辨率以及精确度。举例来说，掩模数据准备包括光学邻近校正(opc)，其使用光刻提升技术以补偿图像失真及错误，例如由绕射、干涉及/或其他工艺效应引起的图像失真及错误。光学邻近校正可以根据光学模型或光学规则将辅助特征(例如散射条、衬线及/或锤头(hammerheads))加入至掩模图案中，使得在光刻工艺后，在晶圆上的最终图案具有提升的分辨率以及精确度。在一些实施例中，辅助特征可以补偿由周围几何形状的不同密度所引起的线宽差异。在一些实施例中，辅助特征可以预防线端缩短及/或线端圆化。光学邻近校正可以进一步校正电子束邻近效应及/或执行其他优化功能。在一些实施例中，掩模数据准备可以执行掩模规则检查(mrc)程序以检查执行过光学邻近校正程序后的掩模图案，其中掩模规则检查程序使用一组掩模创建规则。掩模创建规则可以定义几何限制及/或连接线以补偿集成电路制造程序中的变异。在一些实施例中，掩模数据准备可包括光刻工艺检查(lpc)，其模拟将通过集成电路制造商执行以制造集成电路装置130的晶圆制造程序。在一些实施例中，光刻工艺检查基于所产生的掩模图案，使用多个光刻工艺检查模型(或规则)来模拟掩模的图像，光刻工艺检查模型可通过制造系统100执行的实际工艺参数所推导。工艺参数可以包括与集成电路制造过程的各种工艺相关的参数、与用以制造集成电路装置130的机台相关的参数及/或与其他工艺相关的参数。光刻工艺检查考虑各种因素，例如图像对比、焦点深度(dof)、掩模错误灵敏度(meef)、其他合适因素或上述的组合。在光刻工艺检查创建所模拟的制造装置后，如果所模拟的制造装置在形状上不能满足设计规则，则可以重复掩模数据准备中的某些步骤(例如光学邻近校正以及掩模规则检查)以进一步改善集成电路设计布局104。应理解为了清楚的目的，掩模数据准备已被简化，并且掩模数据准备可包括额外特征、程序及/或操作以用于集成电路设计布局104来补偿在制造系统100所使用的光刻工艺中的限制。

掩模厂106亦执行掩模制造，其根据掩模数据准备产生的掩模图案制造掩模。在一些实施例中，掩模图案在掩模制造期间被修改以符合特定的掩模直写器及/或掩模制造商。在掩模制造期间，掩模制造程序被执行以基于掩模图案(掩模布局)制造掩模。掩模包括掩模基板以及图案化掩模层，其中图案化掩模层包括最终(真实)掩模图案。最终掩模图案(例如掩模轮廓)对应于掩模图案(对应于集成电路设计布局104所提供的目标图案)。在一些实施例中，掩模为二元掩模(binarymask)。在此实施例中，根据一个范例，不透明材料层(例如铬)被形成在透明掩模基板(例如熔融石英机板或氟化钙(caf2))上，并且不透明材料层基于掩模图案被图案化以形成具有不透明区域以及透明区域的掩模。在一些实施例中，掩模为相位移掩模(psm)，其可以提升成像的分辨率以及品质，例如衰减相位移掩模或交替相位移掩模。在此实施例中，根据一个范例，相位移材料层(例如硅化钼(mosi)或二氧化硅(sio2))被形成在透明掩模基板(例如熔融石英基板或氟化钙(caf2))上，并且相位移材料层被图案化以形成具有形成掩模图案的部分穿透区域、相位移区域以及穿透区域的掩模。在另一个实施例中，相位移材料层是透明掩模基板的一部分，使得掩模图案被形成在透明掩模基板中。在一些实施例中，掩模为极紫外光(euv)掩模。在此实施例中，根据一个范例，反射层形成在基板上，吸收层(例如氮化硼钽(tabn))形成在反射层上，并且吸收层被图案化以形成具有形成掩模图案的反射区域的掩模。基板包括低热膨胀材料(ltem)，例如熔融石英、掺杂二氧化钛的二氧化硅或其他合适低热膨胀材料。反射层可包括形成在基板上的多重层，其中多重层包括多个薄膜对，例如钼-硅(mo/si)薄膜对、钼-铍(mo/be)薄膜对或其他可被配置以反射极紫外光辐射(光)的合适材料薄膜对。极紫外光掩模可还包括设置在反射层以及吸收层之间的覆盖层(例如钌(ru))。或者，另一反射层可被沉积在反射层上，并且被图案化以形成极紫外光相位移掩模。

掩模制造可以执行用于制造掩模的各种光刻工艺。举例来说，掩模制造程序包括光刻工艺，其包含在掩模材料层上形成图案化的能量敏感(energy-sensitive)光刻胶层，并且将定义在图案化光刻胶层的图案转印至图案化掩模层。掩模材料层为吸收层、相位移材料层、不透明材料层、掩模基板的一部分及/或其他合适掩模材料层。在一些实施例中，形成图案化的能量敏感光刻胶层的步骤包括在掩模材料层上形成能量敏感光刻胶层(例如：通过旋转涂布工艺)、执行带电粒子束曝光工艺以及执行显影工艺。带电粒子束曝光工艺使用带电粒子束直接“写入”图案至能量敏感光刻胶层，例如电子束或离子束。由于能量敏感光刻胶层对带电粒子束敏感，能量敏感光刻胶层的曝光部分发生化学变化，并且能量敏感光刻胶层的曝光(或没曝光)部分在显影工艺期间被溶解，这取决于能量敏感光刻胶层的特性以及使用在显影工艺的显影液的特性。显影之后，图案化的能量敏感光刻胶层包括对应于掩模图案的光刻胶图案。光刻胶图案接着通过任何合适工艺被转印至掩模材料层，使得最终掩模图案被形成在掩模材料层。举例来说，掩模制造程序可包括执行蚀刻工艺，其移除掩模材料层的一部分，其中蚀刻工艺使用图案化的能量敏感光刻胶层在蚀刻工艺期间作为蚀刻掩模。在蚀刻工艺后，光刻工艺可包括从掩模材料层移除图案化的能量敏感光刻胶层(例如光刻胶去除工艺)。

制造系统100(例如半导体制造厂)使用掩模厂106制造的掩模(或多个掩模)以制造集成电路装置130。举例来说，执行晶圆制造程序以使用掩模在晶圆上制造集成电路装置130的一部分。在一些实施例中，制造系统100使用多个掩模执行多次晶圆制造程序以完成集成电路装置130的工艺。根据集成电路工艺站点，当在晶圆制造程序的过程中，晶圆可包括多个材料层及/或集成电路特征(例如：掺杂特征、栅极特征、源极/漏极特征及/或内部互连特征)。晶圆制造程序包括光刻工艺，其包含使用掩模(例如掩模厂106制造的掩模)在晶圆材料层上形成图案化的光刻胶层，并且将定义在图案化的光刻胶层的图案转印至晶圆材料层上。晶圆材料层为介电层、半导体层、导体层、基板的一部分或其他合适晶圆材料层。

形成图案化的光刻胶层的步骤可包括在晶圆材料层上形成光刻胶层(例如：通过旋转涂布)、执行曝光预烘烤工艺、使用掩模(包括掩模对准)执行曝光工艺、执行曝光后烘烤工艺以及执行显影工艺。在曝光工艺期间，使用照明源将光刻胶层曝光于辐射能(例如紫外光(uv)、深紫外光(duv)或极紫外光(euv))之下，其中掩模使辐射被阻挡、穿透或反射至光刻胶层，其取决于掩模的最终掩模图案及/或掩模类型(例如：二元掩模、相位移掩模或及紫外光掩模)，使得对应于最终掩模图案的图像被投影至光刻胶层。此处的图像被称为投影晶圆图像。由于光刻胶层对辐射能敏感，光刻胶层的曝光部分发生化学变化，并且光刻胶层的曝光(或没曝光)部分在显影工艺期间被溶解，这取决于感光刻胶层的特性以及使用在显影工艺的显影液的特性。显影之后，图案化的光刻胶层包括对应于最终掩模图案的光刻胶图案。显影后检查(adi)可以被执行以得到关于光刻胶图案的信息，例如关键尺寸均匀度(cdu)信息、叠对(overlay)信息及/或缺陷信息。

转印图案化的光刻胶层所定义的光刻胶图案至晶圆材料层以多种方式实现，使得最终晶圆图案形成在晶圆材料层。举例来说，晶圆制造程序可包括执行掺杂工艺以在晶圆材料层中形成多个掺杂区域/特征，其中在掺杂工艺期间使用图案化的光刻胶层作为掺杂掩模。在另一实施例中，晶圆制造程序可包括执行蚀刻工艺以移除晶圆材料层的一部分，其中在蚀刻工艺期间使用图案化的光刻胶层作为蚀刻掩模。在掺杂工艺或蚀刻工艺之后，光刻工艺包括从晶圆移除图案化的光刻胶层(例如光刻胶去除工艺)。在另一实施例中，晶圆制造程序可包括执行沉积工艺(使用介电材料、半导体材料或导体材料)以填充在图案化的光刻胶层的开口(通过移除光刻胶层的一部分形成)。在此实施例中，移除图案化的光刻胶层留下被图案化的光刻胶层的负图像(negativeimage)图案化的晶圆材料层。蚀刻后检查(aei)被执行以得到关于在晶圆材料层所形成的最终晶圆图案的信息(例如关键尺寸均匀度(cdu))，

在一些实施例中，集成电路设计布局104可还包括为集成电路装置130设计的各种几何图案。几何图案对应于金属、氧化或半导体层的图案，而这些金属、氧化或半导体层是构成将要制造的集成电路装置130的部件。各层结合以形成各种集成电路特征。举例来说，集成电路设计布局104的一部分包括将要形成在半导体基板中以及在半导体基板(例如硅晶圆)上的各种材料层的各种集成电路特征，例如主动区、栅极电极、源极与漏极、栅极、内层内部互连的金属线或介层窗以及焊接垫的开口。集成电路设计厂102执行合适的设计程序以形成集成电路设计布局104。设计程序可包括逻辑设计、物理设计及/或布置和绕线。

故障检测与分类系统110包括参数准备112，并且参数准备112从集成电路设计厂102接收集成电路设计布局104以产生用于在晶圆122上制造半导体装置的工艺参数。具体来说，工艺参数可包括蚀刻参数、图案密度(pd)及/或终点(ep)时间。终点时间用于蚀刻半导体装置的薄膜的时间段。在一实施例中，蚀刻参数包括用于蚀刻薄膜的o2流量、chf3流量、cl2流量及/或温度。

故障检测与分类系统110用以确定包括蚀刻参数或化学气相沉积的工艺参数。所确定的工艺参数被传输至半导体工艺机台120。因此，半导体工艺机台120是根据故障检测与分类系统110所确定的工艺参数在晶圆122上执行蚀刻工艺或化学气相沉积工艺。

在半导体制造厂中的半导体工艺机台120使用故障检测与分类系统110所产生的工艺参数以制造集成电路装置130。半导体工艺机台120的集成电路制造商为半导体制造企业，其可包括用于各种不同集成电路产品的工艺的无数制造设备。举例来说，有用于集成电路产品的前段工艺的第一制造设备(即前段(feol)工艺)，而第二制造设备提供用于集成电路产品的内部互连以及封装的后段工艺(即后段(beol)工艺)，并且第三制造设备可提供用于代工业的其他服务。

在本实施例中，晶圆122使用掩模被制造以形成集成电路装置130。半导体晶圆包括硅基板或具有材料层形成在其上的另一合适基板。其他合适的基板材料包括另一种合适的基本半导体(elementarysemiconductor)(例如钻石或锗)；合适的复合半导体(例如碳化硅、砷化铟或磷化铟)；或合适的合金半导体(例如硅锗碳、磷砷化镓或磷化铟镓)。晶圆122可还包括各种掺杂区域、介电特征以及多层级内部互连(在后续制造步骤中形成)。

射频感测器150被使用以监测用于在晶圆122上执行半导体工艺的射频信号的强度。在一些实施例中，半导体工艺机台120可以是任何半导体工艺机台，其使用用于在晶圆122上执行半导体工艺(例如蚀刻工艺或化学气相沉积工艺)的射频信号。在一些实施例中，射频感测器150被使用以监测用于在半导体工艺机台120中的晶圆122上执行蚀刻工艺或化学气相沉积工艺的射频信号的强度。在一些实施例中，射频感测器150包括同轴连接器以及金属线圈，并且同轴连接器被金属线圈包围。具体来说，半导体工艺机台120从射频信号产生器180(显示在图2)接收射频信号，并且射频感测器150被配置以通过射频信号与射频感测器150的金属线圈间的电磁感应感测射频信号的强度。

计算装置160被耦接在射频感测器150以及故障检测与分类系统110之间，以基于通过射频感测器150感测到的射频信号的强度来提取统计特征值(statisticalcharacteristics)。所提取的统计特征值包括射频信号的最大强度、射频信号的强度范围以及射频信号的强度标准差。接者，故障检测与分类系统110被用以根据所提取的统计特征值确定射频信号的强度是否符合一阈值或一阈值范围。当射频信号的强度不符合阈值或阈值范围时，将通过射频信号产生器180调整射频信号，或者停止机台以检查部件是否损坏，以符合阈值或阈值范围。

图1b为根据本公开实施例的显示在图1a中的故障检测与分类系统110的示意图。在图5中所描述的操作在一些实施例中通过图1b中的故障检测与分类系统110执行。故障检测与分类系统110包括通过总线1107或另一内部互连通信机制所通信地耦接的处理器1101、存储器1102、通信模块1103、显示器1104、输入/输出装置1105以及一或多个硬件部件1106。

处理器1101可包括数字信号处理器(dsp)、微控制器(mcu)、中央处理单元(cpu)或与并行处理环境相关的多个并行处理器，以执行故障检测与分类系统110的操作系统(os)、固件、驱动及/或其他应用程序。

在一些实施例中，存储器1102包括随机存取存储器(ram)、另一动态存储装置、只读存储器(rom)或其他静态存储装置，耦接至总线1107以存储将通过处理器1101所执行的数据及/或指令。在一些实施例中，存储器1102亦被用以在处理器1101执行指令的期间存储临时变量(temporaryvariable)或其他中间信息。

通信模块1103可操作地与制造系统100中的其他部件传递信息，例如掩模厂106、计算装置160以及半导体工艺机台120。通信模块1103的范例可包括以太网络卡、802.11wifi装置、蜂巢数据无线电(cellulardataradio)及/或其他现有合适装置。

显示器1104被用以显示集成电路装置130的工艺数据以及工艺参数。显示器1104可以是液晶面板或触控显示面板。输入/输出装置1105包括输入装置、输出装置及/或组合的输入/输出装置，以让使用者能够与故障检测与分类系统110互动。举例来说，输入装置包括键盘、数字键盘、鼠标、轨迹球、触控板及/或方向键，以传递信息以及指令至处理器1101。举例来说，输出装置包括显示器、印表机、声音合成器等等，以传递信息至使用者。

图2为根据本公开实施例的集成电路制造系统10的制造系统100的示意图。制造系统100包括半导体工艺机台120、故障检测与分类系统110以及计算装置160。半导体工艺机台120包括射频信号产生器180、至少一射频感测器(例如：两个射频感测器150a以及150b)、至少一电极(例如：上电极128以及下电极126)。如图2所示，射频信号产生器180包括高频信号源hf、低频信号源lf、匹配网络183、分配网络184以及阀门(tap)185。

另外，为了简化及明确，图2仅显示易于理解本公开各方面的整个系统的选定部分。额外特征可以被加入至制造系统100，并且下面所述的一些特征在制造系统100的其他实施例中可以被替换或移除。

更具体地说，高频信号源hf产生高频信号。在一些实施例中，高频信号源hf产生的高频信号的频率可以在1mhz至100mhz的范围内，例如13.56mhz。匹配网络183耦接至高频信号源hf，用以减少高频信号的反射以产生射频信号。另外，低频信号源lf产生低频信号。在一些实施例中，低频信号源lf产生的低频信号的频率可以在10khz至1mhz的范围内，例如100khz。阀门185耦接至低频信号源lf以稳定低频信号的频率。

此外，分配网络184耦接于匹配网络183以及阀门185之间，以组合和分配低频信号以及高频信号来产生射频信号。接着，射频信号s1从分配网络184被传输至半导体工艺机台120的工艺腔体，以执行蚀刻工艺或化学气相沉积工艺。在一些实施例中，射频信号被传输至半导体工艺机台120的工艺腔体129中的上电极128，但并且不限制本公开实施例。

值得注意的是，在半导体工艺机台120的各种工艺中，射频信号的产生可能会不同。在一些实施例中，当在半导体工艺机台120中执行化学气相沉积工艺时，通过组合和分配来自高频信号源hf的高频信号和来自低频信号源lf的低频信号以获得射频信号。在其他实施例中，当在半导体工艺机台120中执行蚀刻工艺时，射频信号是通过来自高频信号源hf的高频信号获得，而不组合和分配来自低频信号源lf的低频信号。

另外，如图2所示，半导体工艺机台120亦包括工艺腔体129、上电极128、等离子体区域124以及下电极126。上电极128、等离子体区域124以及下电极126被配置在工艺腔体129内。上电极128位于下电极126上方。在一些实施例中，下电极126在上电极128的上方且与上电极128平行，并且等离子体区域124位于上电极128与下电极126之间。射频信号从射频信号产生器180被传输至上电极128。半导体工艺机台120具有无氧气体(oxygen-freeatmosphere)以确保通过射频信号产生器180产生的射频信号不被腔体环境所吸收。工艺腔体129可以是真空腔体。在工艺腔体129内维持着合适的温度。在一些实施例中，上电极128被配置以接收射频信号s1，并且下电极126被配置为接地。在一些实施例中，上电极128被配置以接受射频信号s1，并且下电极126被配置以接地和连接另一个射频信号。

在一些实施例中，下电极126被配置具有支撑晶圆122的基座。在其他实施例中，下电极126可包括加热机制以加热晶圆122。在一实施例中，工艺腔体129内的晶圆122的位置通过允许在工艺腔体129内移动的晶圆支架或晶圆座的机制被调整。举例来说，晶圆支架可以垂直、水平或以上述两者的方式移动，以将晶圆122放置成与上电极128或下电极126相距一特定距离。

值得注意的是，由射频信号产生的射频能量通过匹配网络183、分配网络184以及阀门185被调节。射频能量通过可变电容被电容性地耦接至上电极128。匹配网络183被用以最小化从半导体工艺机台120反射回来的射频功率，否则此会降低产生等离子体的效率。此功率反射通常是由于射频信号产生器180的阻抗不匹配与静电式晶圆座与在工艺腔体129中所产生的等离子体的组合所形成的负载所引起。

在一些实施例中，射频感测器150a以及150b被用以无线地监测和感测通过半导体工艺机台120在晶圆122上执行蚀刻工艺或化学气相沉积工艺中所使用的射频信号的强度。具体来说，射频信号被传输至半导体工艺机台120的工艺腔体129内，并且射频感测器150a以及150b被配置以通过射频信号与射频感测器150a和150b的金属线圈之间的电磁感应来感测射频信号的强度。

在一些实施例中，射频感测器150a被配置在分配网络184以及工艺腔体129之间，以感测从分配网络184传输至半导体工艺机台120的上电极128的射频信号s1。更具体地说，射频感测器150a被配置在邻近分配网络184以及工艺腔体129之间的线路。在其他实施例中，射频感测器150b被配置邻近匹配网络183以感测从高频信号源hf传输至分配网络184的射频信号。

值得注意的是，由于射频信号的强度通过射频感测器150a以及150b被无线地感测，射频感测器150a以及150b是与半导体工艺机台120以及射频信号产生器180的每一个部件分离。换句话说，射频感测器150a以及150b不会触碰到半导体工艺机台120的线路与部件以及射频信号产生器180的每一个部件。因为射频信号不与射频感测器150a以及150b耦接或连接(即射频感测器150a以及150b不干扰射频信号)，射频信号的强度将不会因为射频感测器150a以及150b的实时感测而衰退。因此，在射频感测器150a以及150b的感测期间，与射频信号有关的工艺将不会被影响。

如图2所示，同轴连接器152被配置以连接计算装置160以及射频感测器150a/150b。在射频感测器150a以及150b测量强度后，计算装置160将所测量的射频信号s1的强度变换成电子信号的统计特征值。举例来说，计算装置160可以通过与模拟数字转换器与网络相关的现场可程序逻辑门阵列(fpga)来实现。

在一些实施例中，计算装置160采样并提取所测量的射频信号s1的强度(电压、电流、功率)，并且将所测量的强度转换成机械(例如故障检测与分类系统110)可读的形式。举例来说，计算装置160的采样率为150mhz/sec，其可以通过现场可程序逻辑门阵列被调整。因此，与计算装置160以及故障检测与分类系统110相关的射频感测器150a以及150b可以接着测量射频信号s1所引起的电磁感应的变化(例如强度变化)。

在一些实施例中，故障检测与分类系统110建立机台操作的基线(baseline)，例如用来操作制造系统100的基线，并且将制造系统100的当前操作与制造系统100的基线操作比较以检测故障，以及分类或确定基线操作与当前操作之间的任何差异的根本原因。用于故障检测与分类的技术包括统计工艺控制(spc)、主成分分析(pca)、偏最小平方法(pls)、其他合适技术以及上述的组合。

在一个实施例中，故障检测与分类系统110监测射频信号s1的强度是否在强度的阈值范围内。在另一实施例中，故障检测与分类系统110监测所测量的强度是否升到高于阈值或降到低于阈值。当故障检测与分类系统110确定所测量的强度不在合适水平，故障检测与分类系统110与射频信号产生器180通信以调整工艺条件。在一些实施例中，故障检测与分类系统110可以与制造系统100的高频信号源hf及/或低频信号源lf通信，使得高频信号源hf及/或低频信号源lf调整其信号输出，从而调整半导体工艺机台120所接收的射频信号s1的强度，以执行半导体工艺。因此，可以达到对使用射频信号s1的工艺(例如蚀刻工艺或化学气相沉积工艺)进行精确实时监测。

在一些实施例中，故障检测与分类系统110确定所测量的射频信号s1的强度是否符合阈值或阈值范围，其包括确定射频信号s1的最大强度是否大于阈值、确定射频信号s1的强度范围是否落在阈值范围外。举例来说，当在半导体工艺机台120中执行蚀刻工艺时，故障检测与分类系统110确定射频信号s1的强度是否大于阈值。当在半导体工艺机台120中执行化学气相沉积工艺时，故障检测与分类系统110确定射频信号s1的强度是否落在阈值范围外。

图3为根据本公开实施例中用以感测射频信号s1的强度的制造系统100的射频感测器150的示意图。如图3所示，射频感测器150包括同轴连接器152、金属线圈154以及电路板156。同轴连接器152被配置在电路板156的中心部分。同轴连接器152被配置在电路板156上的金属线圈154所包围。另外，同轴连接器152穿过同轴电缆以连接计算装置160。

在一些实施例中，射频感测器150被配置在射频信号s1附近，而不直接接触(或物理接触)射频信号产生器的线路或部件。在一些实施例中，射频感测器150为射频电流感测器。因此，射频信号s1所引起的磁场穿过金属线圈154，并且因为电磁感应而由金属线圈154对应地产生感应电流。当射频信号s1的强度增加时，电磁感应变得更明显，且感应电流亦会对应地增加。换句话说，射频感测器150的感应电流与射频信号s1的强度成比例。于是，射频感测器150可被用以测量和感测射频信号s1的强度。

图4为根据本公开实施例中射频信号s1的强度的示意图，其中射频信号s1的强度是通过半导体工艺机台120的射频感测器150所感测。基于射频感测器150所产生的感应电流，射频信号s1的强度感测是以电压或功率作测量。如图4所示，感测的时间被分为三个周期t1、t2及t3。周期t1从0ms开始至2700ms、周期t2从2700ms开始至3000ms以及周期t1从3000ms开始至5500ms。

在一些实施例中，第一半导体工艺在周期t1期间被执行，并且第二半导体工艺在周期t3期间被执行。在周期t2期间，半导体工艺从第一半导体工艺切换至第二半导体工艺。换句话说，在周期t2期间没有执行半导体工艺。在一些实施例中，第一半导体工艺可以是蚀刻工艺或化学气相沉积工艺，并且第二半导体工艺可以是蚀刻工艺或化学气相沉积工艺。

在一些实施例中，第一半导体工艺以及第二半导体工艺皆为蚀刻工艺。计算装置160提取所测量的射频信号s1的强度作为统计特征值，并且故障检测与分类系统110确定所测量的射频信号s1的强度是否大于阈值。此外，阈值是从图1a所示的集成电路设计布局104或参数准备112所导出。

在一些实施例中，用于周期t1期间中的蚀刻工艺的阈值是0.9v(亦显示为1350w)。如图4所示，在周期t1期间中通过计算装置160提取六个值，并且六个值中的最大值不超过阈值(例如0.9v或1350w)。因此，故障检测与分类系统110确定所测量的射频信号s1的强度对于第一半导体工艺而言为正常或适当的。

另外，如图4所示，在周期t3期间中，阈值是0.8v(亦显示为900w)。在一些实施例中，第二半导体工艺的采样率被增加至第一半导体工艺的采样率的两倍，以改善感测精确度。在周期t3期间中通过计算装置160提取12个值。12个值中的最大值为0.88v以及1300w，其已超过阈值(即0.8v以及900w)。因此，故障检测与分类系统110确定射频信号s1的强度对于第二半导体工艺而言为异常的。

故障检测与分类系统110会通知半导体工艺机台120调整射频信号s1的强度或停止半导体工艺机台120以检查部件是否损坏，以便符合该阈值。在一些实施例中，所调整的(调整后的)射频信号被配置以执行在下一个集成电路装置及/或下一个晶圆的另一个集成电路装置上的半导体工艺。在一些实施例中，故障检测与分类系统110可以使用警报或闪光灯进行通知。

图5为根据本公开实施例中的半导体工艺机台120以及制造系统100所相关的集成电路的电弧放电保护方法的流程图。在操作s500中，通过射频信号产生器180产生射频信号s1以执行半导体工艺。在操作s502中，射频信号s1从射频信号产生器180被传输至半导体工艺机台120的至少一电极(下电极126或上电极128)。在操作s504中，射频感测器150是与射频信号产生器180以及半导体工艺机台120分离地设置，以无线地感测射频信号s1的强度。射频感测器150的详细结构显示于图3，故不在流程图中累述。

之后，在操作s506中，通过计算装置160基于射频信号s1的强度感测(即所感测/测量的强度)，提取至少一统计特征值。在操作s508中，故障检测与分类系统110根据所提取的统计特征值，确定射频信号s1的强度是否符合阈值或阈值范围。在一些实施例中，当半导体工艺机台120执行化学气相沉积工艺时，故障检测与分类系统110确定所感测的射频信号s1的强度是否落在阈值范围外(即高于上限阈值或低于下限阈值)。当半导体工艺机台120执行蚀刻工艺时，故障检测与分类系统110确定射频信号s1的最大强度是否大于阈值范围。

此外，当故障检测与分类系统110确定所感测的射频信号s1的强度符合阈值或阈值范围时，将不执行操作s510。当故障检测与分类系统110确定所感测的射频信号s1的强度不符合阈值或阈值范围时，将执行操作s510。在操作s510中，故障检测与分类系统110通知半导体工艺机台120调整射频信号s1的强度或停止半导体工艺机台120以检查部件是否损坏，以便符合阈值或阈值范围。举例来说，半导体工艺机台120的射频信号产生器可以增加或减少射频信号s1的强度，以执行在下一个集成电路装置及/或下一个晶圆的另一个集成电路装置上的半导体工艺。

在一些实施例中，关于图1至图5所述的机台及/或系统的一或多个操作及/或功能是通过专门配置的硬件来执行(例如：通过一或多个特殊应用集成电路，或包括(多个)特殊应用集成电路的硬件)，其与处理器610分离或替代处理器610。一些实施例结合超过一个所述的操作及/或功能在单一特殊应用集成电路中。

在一些实施例中，这些操作及/或功能被实现为存储在非暂态电脑可读记录媒体中的程序的功能。非暂态电脑可读记录媒体的范例包括外部/可移除及/或内部/内置存储单元或存储器单元(例如：一或多个光盘(例如dvd)、磁盘(例如硬盘)、半导体存储器(例如只读存储器)、随机存取存储器、存储卡等等)。

在使用所述的关于电弧放电保护方法的半导体工艺机台以及制造设备中，射频信号s1不与射频感测器150耦接或连接(即射频感测器150不干扰射频信号s1)，故射频信号s1的强度将不会因为射频感测器150的实时感测而衰退。因此，在射频感测器150的感测期间，与射频信号s1有关的工艺将不会被影响。此外，故障检测与分类系统110可根据射频感测器150所感测的强度，与制造系统100的射频信号产生器180通信，使得高频信号源hf及/或低频信号源lf调整其信号输出，从而调整半导体工艺机台120所接收的射频信号s1的强度，以执行半导体工艺。因此，可达到使用射频信号s1的工艺(例如蚀刻工艺或化学气相沉积工艺)的精确实时监测。

更具体地说，当在工艺腔体129执行与射频相关的半导体工艺被时，等离子体将被用于与射频相关的半导体制造程序。然而，在工艺腔体129中的等离子体或射频信号s1可能不稳定，而导致带电的绝缘薄膜。此外，带电的绝缘薄膜将在边缘发生电击穿而发生物理化学损伤(physiochemicaldamage)，此被称为电弧放电损伤。因此，当射频信号s1不稳定或不符合阈值时，在工艺腔体129中可能会发生电弧放电损伤。

在一些实施例中，电弧放电保护方法被提供以通过使用高速采样率的计算装置160以及射频感测器150以实时感测电弧放电。更具体地说，计算装置160可以通过现场可程序逻辑门阵列(fpga)来实现。现场可程序逻辑门阵列可以用于各种应用。通过使用现场可程序逻辑门阵列作为与射频感测器150相关的计算装置160，半导体工艺机台120可以加速高效能的信号采样率，并且实现计算密集的系统以预防电弧放电损伤。

在一些实施例中，提供了一种制造系统。此制造系统包括一半导体工艺机台、一计算装置以及一故障检测与分类(fdc)系统。半导体工艺机台包括至少一电极以及一射频感测器。电极被用以在一半导体工艺的期间中从一射频信号产生器接收一射频信号以制造集成电路。射频感测器无线地感测射频信号的强度。计算装置耦接至射频感测器，并且基于所感测到的射频信号的强度来提取多个统计特征值。故障检测与分类系统耦接至射频感测器，并且用以根据所提取的统计特征值确定所感测到的射频信号的强度是否超过一阈值或一阈值范围。当所感测到的射频信号的强度超过阈值或阈值范围时，故障检测与分类系统通知半导体工艺机台调整射频信号，或停止半导体工艺机台以检查部件损坏。

在一些实施例中，提供了一种半导体工艺机台。此半导体工艺机台包括射频信号产生器、至少一电极以及至少一射频感测器。射频信号产生器被用以产生一射频信号。电极被用以通过使用射频信号执行一半导体工艺，以制造集成电路。射频感测器，与电极以及射频信号产生器分开地被配置，以无线地感测射频信号的强度。所感测到的射频信号的强度用于使用一计算装置提取多个统计特征值，并且统计特征值被传输至一故障检测与分类系统。射频感测器包括一金属线圈以及被金属线圈包围的一同轴连接器，同轴连接器被用以连接一同轴电缆，并且同轴电缆被用以连接射频感测器与计算装置。

在一些实施例中，在此半导体工艺机台中，其中半导体工艺包括一蚀刻工艺或一化学气相沉积工艺。

在一些实施例中，在此半导体工艺机台中，其中当一蚀刻工艺通过半导体工艺机台被执行时，故障检测与分类系统确定所感测到射频信号的一最大强度是否大于一阈值。

在一些实施例中，在此半导体工艺机台中，其中当一化学气相沉积工艺通过半导体工艺机台被执行时，故障检测与分类系统确定所感测到射频信号的强度是否落在阈值范围外。

在一些实施例中，提供了一种电弧放电保护方法。此电弧放电保护方法包括：从一射频信号产生器传输一射频信号至一半导体工艺机的的至少一电极；配置一射频感测器以无线地感测射频信号的强度；基于所感测到的射频信号的强度提取多个统计特征值；根据所提取的统计特征值确定所感测到的射频信号的强度是否超过一阈值或一阈值范围；以及当射频信号的强度超过阈值或阈值范围时，调整射频信号。

在一些实施例中，在此电弧放电保护方法中，其中所提取的统计特征值包括所感测的射频信号的一最大强度、射频信号的一强度范围以及射频信号的一强度标准差。

前述内容概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面优选地了解本公开。本技术领域中技术人员应当理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。