一种高存储容量的三维键合传感器的结构及其制造方法与流程

本发明涉及集成电路技术领域，尤其涉及一种提供高存储容量的三维键合传感器的结构及其制造方法。

背景技术：

目前为cis芯片(cmosimagesensor，cmos影像传感器简称cis)增加存储单元采用的方法是将dram芯片(dynamicrandomaccessmemory，动态随机存取存储器简称dram)堆叠在pixel(像素)芯片和isp芯片(imagesignalprocessing，图像信号处理简称isp)的中间层。

该方法存在下述问题，首先，dram与pixel及isp共三层晶圆做三维键合堆叠，良率低；其次，dram需与pixel和isp的芯片尺寸保持一致，存储容量有限，无法满足某些需要更大数据存储容量和更高速数据处理应用的需求。

技术实现要素：

针对现有技术中存在的问题，本发明涉及一种提供高存储容量的三维键合传感器及其制造方法。

本发明采用如下技术方案：

一种提供高存储容量的三维键合传感器制造方法，包括：

步骤s1、提供一第一晶圆结构和一第二晶圆结构，所述第一晶圆结构包括第一硅衬底、传感器的逻辑控制模块、sram模块以及3dnand模块，所述逻辑控制模块、所述sram模块以及所述3dnand模块集成于所述第一硅衬底的同一侧，所述第二晶圆结构包括第二硅衬底以及集成于所述第二硅衬底上的所述传感器的感应模块；

步骤s2、通过将所述第一晶圆结构具有所述3dnand模块的一侧与所述第二晶圆结构具有所述感应模块的一侧进行键合以得到预处理传感器，对所述预处理传感器进行后续处理以形成三维键合传感器。

优选的，所述3dnand模块包括外围电路和存储单元阵列。

优选的，所述步骤s2中，所述第一晶圆结构与所述第二晶圆结构的键合面由所述存储单元阵列的面和所述感应模块的面构成。

优选的，所述步骤s1中，所述第一晶圆结构的具体形成步骤如下：

步骤s11a、提供一所述第一硅衬底；

步骤s12a、将所述逻辑控制模块、所述sram模块以及所述3dnand模块的所述外围电路集成于所述第一硅衬底上以形成soc芯片；

步骤s13a、将所述3dnand模块的所述存储单元阵列集成于所述soc芯片上以形成所述第一晶圆结构。

优选的，所述步骤s12a中，采用半导体生长工艺，以使所述soc芯片的尺寸与所述感应模块的尺寸相同。

优选的，所述步骤s1中，所述第二晶圆结构的具体形成步骤如下：

步骤s11b、提供一所述第二硅衬底；

步骤s12b、将所述感应模块集成于所述第二硅衬底上以形成所述第二晶圆结构。

优选的，所述传感器的所述逻辑控制模块为isp模块。

优选的，所述传感器的所述感应模块为像素电路模块。

一种三维键合传感器，由一第一晶圆结构和一第二晶圆结构键合后构成；

所述第一晶圆结构包括第一硅衬底、传感器的逻辑控制模块、sram模块以及3dnand模块，所述逻辑控制模块、所述sram模块以及所述3dnand模块集成于所述第一硅衬底的同一侧，所述第二晶圆结构包括第二硅衬底以及集成于所述第二硅衬底上的所述传感器的感应模块；

所述第一晶圆结构具有所述3dnand模块的一侧与所述第二晶圆结构具有所述感应模块的一侧键合构成所述三维键合传感器。

优选的，所述3dnand模块包括外围电路和存储单元阵列。

优选的，所述步骤s2中，所述第一晶圆结构与所述第二晶圆结构的键合面由所述存储单元阵列的面和所述感应模块的面构成。

优选的，所述第一晶圆结构包括：

soc芯片及集成于所述soc芯片上的所述3dnand模块的所述存储单元阵列；

所述soc芯片包括：所述第一硅衬底及集成于所述第一硅衬底上的所述逻辑控制模块、所述sram模块以及所述3dnand模块的所述外围电路。

优选的，所述第二晶圆结构包括：

所述第二硅衬底及集成于所述第二硅衬底上的所述感应模块。

优选的，所述传感器的所述逻辑控制模块为isp模块。

优选的，所述传感器的所述感应模块为像素电路模块。

本发明的有益效果：仅需两片晶圆三维键合，有利于提高良率；sram模块即可代替三层堆叠cis中的dram存储模块，额外的3dnand模块可提供更高容量的数据存储功能。

附图说明

图1为本发明的一种优选实施例中，高存储容量的三维键合传感器制造方法的流程图；

图2为本发明的一种优选实施例中，步骤s1中，第一晶圆结构的具体形成的流程图；

图3为本发明的一种优选实施例中，步骤s1中，第二晶圆结构的具体形成的流程图；

图4-8为本发明的一种优选实施例中，提供高存储容量的三维键合传感器制造方法的流程示意图。

具体实施方式

需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。

下面结合附图对本发明的具体实施方式作进一步的说明：

如图1、4-8所示，一种提供高存储容量的三维键合传感器制造方法，包括：

步骤s1、提供一第一晶圆结构10和一第二晶圆结构11，上述第一晶圆结构10包括第一硅衬底1、传感器的逻辑控制模块4、sram模块5(staticrandom-accessmemory，静态随机存取存储)以及3dnand模块(3dnandflashmemory)，上述逻辑控制模块4、上述sram模块5(即缓存模块)以及上述3dnand模块集成于上述第一硅衬底1的同一侧，上述第二晶圆结构11包括第二硅衬底8以及集成于上述第二硅衬底8上的上述传感器的感应模块9；

步骤s2、通过将上述第一晶圆结构10具有上述3dnand模块的一侧与上述第二晶圆结构11具有上述感应模块9的一侧进行键合以得到预处理传感器，对上述预处理传感器进行后续处理以形成三维键合传感器。

在本实施例中，仅需两片晶圆三维键合，有利于提高良率；先进工艺集成的sram模块5即可代替现有技术的三层堆叠cis中的dram存储模块，额外的3dnand模块可提供更高容量的数据存储功能。

较佳的实施例中，上述3dnand模块包括外围电路3和存储单元阵列7。

较佳的实施例中，上述步骤s2中，上述第一晶圆结构10与上述第二晶圆结构11的键合面由上述存储单元阵列7和上述感应模块9构成。

在本实施例中，第一晶圆结构10和第二晶圆结构11进行键合时，存储单元阵列7的不与第一硅衬底1接触的那一面和感应模块9的不与第二硅衬底8接触的那一面相互接触以构成键合面。

如图4-6所示，较佳的实施例中，上述步骤s1中，上述第一晶圆结构10的具体形成步骤如下：

步骤s11a、提供一上述第一硅衬底1；

步骤s12a、将上述逻辑控制模块4、上述sram模块5以及上述3dnand模块的上述外围电路3集成于上述第一硅衬底1上以形成soc芯片(systemonchip,片上系统芯片)6，上述逻辑控制模块4、上述sram模块5以及上述3dnand模块的外围电路3模块位于上述第一硅衬底1的同一侧；

步骤s13a、将上述3dnand模块的上述存储单元阵列7集成于上述soc芯片6上以形成上述第一晶圆结构10。

在本实施例中，用先进工艺将cis的逻辑控制功能(由逻辑控制模块4提供)、缓存功能(由sram模块5提供)，3dnand模块外围电路功能(由外围电路3提供)集成到同一个soc芯片6上，并在该soc芯片6的上生长3dnand模块的存储晶胞阵列7，这样即在一片wafer上生成了集成缓存、存储、以及cis的逻辑控制功能于一体的的soc芯片6，将soc芯片6与cis的感应模块9进行晶圆级三维键合，得到能够提供高速数据处理和大容量数据存储的cis芯片。

较佳的实施例中，上述步骤s12a中，采用先进工艺进行生长，以使上述soc芯片6的尺寸与上述感应模块9的尺寸相同；

较佳的实施例中，上述先进工艺包括但不限于不大于14nm的v生长工艺。

在本实施例中，将3dnand模块的外围电路3、cis的逻辑控制模块4以及sram模块5集成到同一个soc芯片6，并用先进工艺(≤14nm)进行生长，保证该soc芯片6的尺寸与cis的感应模块9尺寸一致，然后，在上述soc芯片6上生长3dnand模块的存储单元阵列7形成soc芯片6，外围电路3和存储单元阵列7构成上述3dnand模块。

选用先进工艺一方面可以保证soc芯片6的尺寸比较小从而与cis的感应模块9尺寸一致，另一方面用≤14nm生成的sram存储密度比较大，可以达到甚至超过三层堆叠cis中dram的存储容量(推算过程见最后)，同时用先进工艺生成的soc芯片6能够提供更快的数据处理速度和更小的功耗。用上述soc芯片6替代cis原本的isp芯片，soc芯片6与感应模块9做键合处理，整个制造过程中只需要两片晶圆键合即可得到包含快速数据处理和大容量数据存储功能的cis芯片。

本发明中得到的cis芯片存储容量远超过当前三层堆叠cis的存储容量，推算如下：

1、当前三层堆叠cis中存储模块是dram，存储容量是1gb＝128mb；

2、以16mcis的芯片尺寸为例来计算本专利发明方法中得到的cis存储容量：

16mcis芯片的尺寸约为4.8mmx3.6mm＝17.28mm2，用14nm工艺生产的sram存储密度是1b/0.0588μm2(数据来源于intelcpu资料)，(以toshiba为例)64层3dnand模块的存储密度是3.40gb/mm2。由以上数据可推算出与cis的感应模块9(例如pixel芯片)尺寸一致的3dnand存储模块容量是58.7gb；假设soc芯片6中sram同样提供128mb的缓存容量，对应的sram面积是7.89mm2，只占soc芯片6面积的45％。如果选用更先进的工艺和更多层数的3dnand模块，则该cis芯片中缓存和存储模块的容量会更大。

如图3所示，较佳的实施例中，上述步骤s1中，上述第二晶圆结构11的具体形成步骤如下：

步骤s11b、提供一上述第二硅衬底8；

步骤s12b、将上述感应模块9集成于上述第二硅衬底8上以形成上述第二晶圆结构11。

较佳的实施例中，上述步骤s2中，上述后续处理包括磨薄处理、切片处理、封装处理以及测试处理。

较佳的实施例中，上述磨薄处理包括分别对上述第一硅衬底1和上述第二硅衬底8进行减薄。

在本实施例中，完成晶圆级三维键合堆叠后，进行磨薄、切片、封测等处理即生成带有大容量数据存储和高速数据处理的cis产品。

较佳的实施例中，上述传感器的上述逻辑控制模块4为isp模块。

在本实施例中，isp模块为图像信号处理模块。

较佳的实施例中，上述传感器的上述感应模块9为像素电路模块。

在本实施例中，像素电路模块为感光像素阵列。

将本发明中cis的isp模块替换成其它传感器的逻辑控制电路，cis的像素电路模块替代该传感器的传感结构，得到具有大容量数据存储和高速数据处理的芯片设计和制造同样适用于本发明。

在一个具体实施例中，本发明的工艺流程：

参照图4-5，用先进工艺在第一硅衬底1上生长包含3dnand模块的外围电路3、cis的逻辑控制模块4以及sram模块5的soc电路2从而形成soc芯片6。在此步骤中保证该soc芯片6与cis的感应模块9尺寸已知。

参照图6，在上述soc电路2上继续生长3dnand模块的存储单元阵列7，这样即在一片wafer上生成了集成sram模块、3dnand存储模块和cis的逻辑控制功能的第一晶圆结构10。

参照图7，将图6中生成的第一晶圆结构10与第二晶圆结构11做wafer级键合堆叠处理。

参照图8，图8将图7中完成键合堆叠处理后的底层和顶层做磨薄、切片等处理，即完成所设计的高速数据处理和包含大容量数据存储模块的cis芯片制造。

进一步的，当逻辑控制模块4为isp模块，感应模块9为像素电路模块时，本发明的工艺流程：

用先进工艺(≤14nm)生产包含cis的isp功能、sram的缓存功能以及3dnand的外围电路功能的soc电路2后，再在该soc电路2上继续生长3dnand的存储单元阵列7，这样即在一片wafer上生成了集成cis的isp功能，sram缓存功能和3dnand大容量存储功能的soc芯片6。选用先进工艺一方面可以保证soc芯片6的尺寸比较小从而与cis的像素电路模块尺寸一致，另一方面用≤14nm生成的sram存储密度比较大，可以达到甚至超过三层堆叠cis中dram的存储容量，同时用先进工艺生成的soc芯片6能够提供更快的数据处理速度和更小的功耗。

用上述soc芯片6替代现有技术中cis原本的isp芯片，与具有pixel模块的第二晶圆结构11做键合处理，整个制造过程中只需要两片晶圆键合即可得到包含快速数据处理和大容量数据存储功能的cis芯片。

如图4-8所示，一种三维键合传感器，由一第一晶圆结构10和一第二晶圆结构11键合后构成；

上述第一晶圆结构10包括第一硅衬底1、传感器的逻辑控制模块4、sram模块5以及3dnand模块，上述逻辑控制模块4、上述sram模块5以及上述3dnand模块集成于上述第一硅衬底1的同一侧，上述第二晶圆结构11包括第二硅衬底8以及集成于上述第二硅衬底8上的上述传感器的感应模块9；

上述第一晶圆结构10具有上述3dnand模块的一侧与上述第二晶圆结构11具有上述感应模块9的一侧键合构成上述三维键合传感器。

较佳的实施例中，上述3dnand模块包括外围电路3和存储单元阵列7。

较佳的实施例中，上述步骤s2中，上述第一晶圆结构10与上述第二晶圆结构11的键合面由上述存储单元阵列7的面和上述感应模块9的面构成。

较佳的实施例中，上述第一晶圆结构10包括：

soc芯片6及集成于上述soc芯片6上的上述3dnand模块的上述存储单元阵列7；

上述soc芯片6包括：

上述第一硅衬底1及集成于上述第一硅衬底1上的上述逻辑控制模块4、上述sram模块5以及上述3dnand模块的上述外围电路3。

较佳的实施例中，上述第二晶圆结构11包括：

上述第二硅衬底8及集成于上述第二硅衬底8上的上述感应模块9。

较佳的实施例中，上述传感器的上述逻辑控制模块4为isp模块。

较佳的实施例中，上述传感器的上述感应模块9为像素电路模块。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。