功率器件及其制备方法与流程

本发明涉及半导体芯片制造工艺技术领域，尤其涉及功率器件及其制备方法。

背景技术：

垂直双扩散场效应晶体管(VDMOS)的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。垂直双扩散场效应晶体管的最重要的性能参数就是工作损耗，工作损耗可以分为导通损耗，截止损耗和开关损耗三部分。其中导通损耗由导通电阻决定，截止损耗受反向漏电流大小影响，开关损耗是指器件开关过程中寄生电容充放电带来的损耗。

功率器件的开关损耗由寄生电容大小决定，寄生电容可以分为栅源电容、栅漏电容和源漏电容。其中栅漏电容对器件的开关损耗影响最大，栅漏电容可以分为氧化层电容和耗尽层电容两部分，氧化层电容受栅氧厚度影响，耗尽层电容受工艺和器件结构影响。由于导通损耗的很大一部分是功率器件的栅极漏电产生的，功率器件在工作状态下，栅极需要承受一定的工作电压，出现栅极漏电，栅极漏电既会增加器件的导通损耗外，还会对功率器件的可靠性造成影响。

技术实现要素：

有鉴于此，本发明提供一种低导通损耗的功率器件，来解决上述存在的技术问题，一方面，本发明提供一种功率器件，采用以下具体方案来实现。

一种功率器件，其包括第一导电类型的衬底、形成在所述衬底上的第一导电类型的外延层、形成在所述外延层内的第二导电类型的体区、形成在所述体区内的第一导电类型的源区、位于所述体区内的沟道区、位于所述体区之间的漂移区，形成在部分所述源区、体区及所述漂移区的上表面的氮氧化硅层，所述氮氧化硅层对应所述沟道区的位置开设有凹槽，所述凹槽用于填充第一氧化硅层，所述功率器件还包括形成在所述氮氧化硅层的上表面的半绝缘多晶硅层、形成在所述半绝缘多晶硅层、所述氮氧化硅层、第一氧化硅层上的第二氧化硅层及形成在所述第二氧化硅层的上表面的多晶硅层，所述半绝缘多晶硅层位于所述漂移区的上方。

本发明通过提供一种功率器件的有益效果为：在第一导电类型的衬底上形成第一导电类型的外延层，在所述外延层上间隔形成氮氧化硅层，在所述氮氧化硅层上形成半绝缘多晶硅层，在所述氮氧化硅层之间形成第一氧化硅层，在所述氮氧化硅层及所述半绝缘多晶硅层上形成第二氧化硅层，在所述第二氧化硅层的上表面形成多晶硅层。其中，所述半绝缘多晶硅层位于所述氮氧化硅层的上表面且位于所述漂移区的上方，所述多晶硅层位于所述第二氧化硅层的上表面，所述第二氧化硅层位于所述半绝缘多晶硅层的上表面，所述半绝缘多晶硅层与所述多晶硅层之间形成电容，所述半绝缘多晶硅层减小所述第二氧化硅层的应力，从而减小所述漂移区上方的漏电和寄生电容。所述氮氧化硅层间隔排列在所述外延层上，所述氮氧化硅层的介电常数比所述第一氧化硅层高，减小所述氮氧化硅层与所述外延层之间的应力，提高所述功率器件的稳定性。所述第一氧化硅层位于所述沟道区的上方，增加了所述沟道区的上方的电阻，从而降低所述功率器件的导通损耗，同时也提高了所述功率器件的可靠性。

另一方面，本发明还提供一种功率器件的制备方法，其包括以下工艺步骤：

S1：提供一个第一导电类型的衬底，在所述衬底上形成第一导电类型的外延层；

S2：在所述外延层上形成氮氧化硅层，刻蚀去除部分所述氮氧化硅层形成凹槽，并形成间隔排列在所述外延层上的所述氮氧化硅层；

S3：先在所述凹槽内填充第一氧化硅层，在所述氮氧化硅层及所述第一氧化硅层的上表面沉积半绝缘多晶硅层，刻蚀去除部分所述半绝缘多晶硅层，对应位置露出所述第一氧化硅层；

S4：在所述半绝缘多晶硅层的上表面和所述氮氧化硅层上沉积第二氧化硅层，在所述第二氧化硅层上沉积多晶硅层；

S5：在所述外延层内注入第二导电类型形成体区，在所述体区内注入第一导电类型形成源区，平行于所述衬底上表面的方向上，所述体区与所述源区之间形成沟道区，所述体区之间形成漂移区，所述半绝缘多晶硅层位于所述漂移区的上方。

本发明通过提供一种功率器件的制备方法，在第一导电类型的衬底上形成第一导电类型的外延层，在所述外延层上形成氮氧化硅层，在所述氮氧化硅层之间形成第一氧化硅层，在所述氮氧化硅层及所述第一氧化硅层的上表面沉积半绝缘多晶硅层，刻蚀去除部分所述半绝缘多晶硅层，对应位置露出所述第一氧化硅层，在垂直于所述衬底的上表面的方向上所述半绝缘多晶硅层的投影区域包含在所述氮漂移区的投影区域内，在所述半绝缘多晶硅层的上表面和所述氮氧化硅层上沉积第二氧化硅层，在所述第二氧化硅层上沉积多晶硅层，在所述外延层内注入第二导电类型形成体区，在所述体区内注入第一导电类型形成源区，所述体区与所述源区之间形成沟道区，所述体区之间形成漂移区，所述半绝缘多晶硅层位于所述漂移区的上方。其中，所述氮氧化硅层间隔形成在所述外延层上，所述第一氧化硅层位于所述氮氧化硅层之间并位于所述沟道区的上表面，减少应力，增加所述沟道区上方的电阻，降低了所述功率器件导通时漏电，从而提高了所述功率器件的可靠性。在垂直于所述衬底的上表面的方向上所述半绝缘多晶硅层的投影区域包含在所述漂移区的投影区域内，可以减小所述漂移区的上方的寄生电容，从而降低所述功率器件的导通损耗，同时也增强了所述功率器件的稳定性。

附图说明

图1为本发明功率器件的结构示意图；

图2至图10为本发明功率器件的制备过程图；

图11为本发明功率器件的制备流程图。

图中：功率器件1；衬底10；外延层20；氮氧化硅层30；凹槽31；第一氧化硅层32；半绝缘多晶硅层33；第二氧化硅层34；多晶硅层35；体区40；源区41；沟道区42；漂移区43；介质层50；介质孔51；第一金属层61；第二金属层62。

具体实施方式

为了能够更清楚地理解本发明的具体技术方案、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。

在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

参阅图1，本发明提供一种功率器件1，其包括第一导电类型的衬底10、形成在所述衬底10上的第一导电类型的外延层20、形成在所述外延层20内的第二导电类型的体区40、形成在所述体区40内的第一导电类型的源区41、位于所述体区40内的沟道区42、位于所述体区40之间的漂移区43，形成在部分所述源区41、体区40及所述漂移区43的上表面的氮氧化硅层30，所述氮氧化硅层30对应所述沟道区42的位置开设有凹槽31，所述凹槽31用于填充第一氧化硅层32，所述功率器件1还包括形成在所述氮氧化硅层30的上表面的半绝缘多晶硅层33、形成在所述半绝缘多晶硅层33、所述氮氧化硅层30、第一氧化硅层32上的第二氧化硅层34及形成在所述第二氧化硅层34上表面的多晶硅层35，所述半绝缘多晶硅层33位于所述漂移区43的上方。

本发明通过提供一种功率器件1，在第一导电类型的衬底10上形成第一导电类型的外延层20，在所述外延层20上间隔形成氮氧化硅层30，在所述氮氧化硅层31上形成半绝缘多晶硅层33，在所述氮氧化硅层30之间形成第一氧化硅层32，在所述氮氧化硅层30及所述半绝缘多晶硅层33上形成第二氧化硅层34，在所述第二氧化硅层34上表面形成多晶硅层35。其中，所述半绝缘多晶硅层33位于所述氮氧化硅层30的上表面且位于所述漂移区43的上方，所述多晶硅层35位于所述第二氧化硅层34的上表面，所述第二氧化硅层34位于所述半绝缘多晶硅层33的上表面，所述半绝缘多晶硅层33与所述多晶硅层35之间形成电容，所述半绝缘多晶硅33减小所述第二氧化硅层34的应力，从而减小所述漂移区43的上方的漏电和寄生电容。所述氮氧化硅层30间隔排列在所述外延层20上，所述氮氧化硅层30的介电常数比所述第一氧化硅层31高，减小所述氮氧化硅层30与所述外延层20之间的应力，提高所述功率器件1的稳定性。所述第一氧化硅层32位于所述沟道区42的上方，增加了所述沟道区42的上方的电阻，从而降低所述功率器件1的导通损耗，同时也提高了所述功率器件1的可靠性。

进一步地，所述功率器件1还包括形成在所述多晶硅层35上及位于所述源区41的上表面的介质层50、形成在所述介质层50的上表面并贯穿所述介质层50的第一金属层61及形成在所述衬底10的下表面的第二金属层62。可以理解，在本实施方式中，所述第一金属层61为所述功率器件1的源极，所述第二金属层62为所述功率器件1的漏极，所述介质层50具有隔离所述功率器件1的栅极与所述源极的作用，便于后续所述功率器件1导通时，确保所述功率器件1的正常工作。

进一步地，所述氮氧化硅层30、所述半绝缘多晶硅层33、所述第二氧化硅层34及所述多晶硅层35的厚度依次增大，垂直于所述衬底10的上表面的方向上所述半绝缘多晶硅层33的投影区域包含在所述漂移区43的投影区域内。所述氮氧化硅层30位于所述外延层20的上表面，所述半绝缘多晶硅层33位于所述氮氧化硅层30的上表面并位于所述漂移区43的上方，部分所述第一氧化硅层32位于所述氮氧化硅层30之间，所述半绝缘多晶硅层33的厚度大于所述氮氧化硅层30的厚度，降低了所述半绝缘多晶硅层33与所述多晶硅层35之间的电容，从而降低了所述漂移区43的上方的寄生电容，所述第一氧化硅层32的厚度小于所述多晶硅层35的厚度，防止所述沟道区42漏电，提高所述功率器件1的导通稳定性。

进一步地，所述外延层20、体区40及所述源区41的浓度依次增大。所述体区40与所述源区41的导电类型不同，所述外延层20与所述源区41的导电类型相同，在平行于所述衬底10的上表面的方向上，所述体区40与所述源区41之间形成沟道区42，所述沟道区42为所述功率器件1的导电沟道，在所述功率器件1导通时，部分所述氮氧化硅层30及所述第一氧化硅层32位于所述沟道区42的上表面，降低了所述沟道区42的漏电，从而提高了所述功率器件1的驱动性能。

参阅图2至图10及图11，另一方面，本发明还提供一种功率器件1的制备方法，包括以下工艺步骤：

S1：提供一个第一导电类型的衬底10，在所述衬底10上形成第一导电类型的外延层20；

具体的，参阅图2，提供一个第一导电类型的衬底10，所述衬底10的材料可以是硅或锗，在本实施方式中，选用高纯度硅作为衬底10的材料，如此，便于实现，且可以降低制造成本。外延生长可以是同质外延层，也可以是异质外延层，本实施方式中优选同质外延，即所述衬底为第一导电类型，所述外延层20为第一导电类型，在其他实施方式中，根据实际情况，所述衬底10与所述外延层20的导电类型可以相同也可以不同。同样实现外延生长也有很多方法，包括分子束外延，超高真空化学气相沉积，常压及减压外延等，可以得到满足要求的所述外延层20。本实施方式中，采用低压同质外延，外延：是指在单晶衬底上、按衬底10晶向生长单晶薄膜的工艺过程。同质外延：生长外延层20和衬底10是同一种材料，这种工艺为同质外延，这类工艺简单，但成本较高。异质外延：外延生长的薄膜材料和衬底10材料不同，或者说生长化学组分、甚至是物理结构和衬底完全不同的外延层20，相应的工艺就叫做异质外延，这类工艺复杂、成本较低，可以得到满足要求的一定厚度的外延层20，便于后续制备工艺。

S2：在所述外延层20上形成氮氧化硅层30，刻蚀去除部分所述氮氧化硅层30形成凹槽31，并形成间隔排列在所述外延层20上的所述氮氧化硅层30；具体的，参阅图3，在所述外延层20表面沉积一层氮氧化硅层30，再进行所述氮氧化硅层30的刻蚀形成凹槽31，使所述氮氧化硅层30间隔排列在所述外延层20的上表面。在本实施方式中，采用低压化学沉积法(LPCVD)将气体源氨气或笑气(一氧化二氮)在低压条件下进行热分解，从而直接在所述外延层20上沉积制备氮氧化硅薄膜。这种方法沉积速度快，成膜均匀致密，适合大面积生产，提高了所述第一氧化层30的制备效率，所述氮氧化硅层30比二氧化硅的相对介电系数高，其漏电流比二氧化硅小，使所述氮氧化硅层30与所述外延层20形成良好的界面特性，在实现所述功率器件1相同的栅极控制灵敏度即相同所述沟道区42的电容情况下，所述氮氧化硅层30的厚度可以加大，因此可以减小漏电电流大小，增强所述功率器件1的可靠性。

在本实施方式中，形成所述凹槽31的具体过程为：在形成所述氮氧化硅层30之后，采用干法刻蚀，在所述氮氧化硅层30上间隔涂覆光刻胶，去除对应位置的所述氮氧化硅层30，露出所述外延层20。所述氮氧化硅层30间隔设置在所述外延层20上表面可以降低应力，减小后续制备所述功率器件1的寄生电容，降低所述功率器件1的导通损耗，便于后续制备所述第一氧化硅层32。

S3：先在所述凹槽31内填充第一氧化硅层32，在所述氮氧化硅层30及所述第一氧化硅层32的上表面沉积半绝缘多晶硅层33，刻蚀去除部分所述半绝缘多晶硅层33，对应位置露出所述第一氧化硅层32；

具体的，参阅图4及图5，在完成所述氮氧化硅层30的刻蚀之后，在氨气或者笑气(一氧化二氮)的气氛下，高温氮化，在所述氮氧化硅层30之间形成所述第一氧化硅层32。在本实施方式中，所述第一氧化硅层32与所述氮氧化硅层30位于同一水平面，降低所述氮氧化硅层30的应力，所述氮氧化硅层30与所述外延层20形成良好的界面态，增强所述功率器件1的工作性能。

此外，在所述氮氧化硅层30和所述第一氧化硅层32上表面沉积半绝缘多晶硅层33，再利用干法刻蚀去除部分所述半绝缘多晶硅层33，对应位置露出所述第一氧化硅层32，在本实施方式中，采用低压化学气相沉积法形成所述半绝缘多晶硅层30，采用笑气和硅烷作为反应气体，通过控制反应气体笑气和硅烷的流量比在10％～30％范围内，使所述半绝缘多晶硅层33的含氧量达到15％～30％之间，所述半绝缘多晶硅层33的介电常数小于所述第一氧化硅层32的介电系数。其中，所述半绝缘多晶硅层33的厚度大于所述氮氧化硅层30的厚度，所述半绝缘多晶硅层33位于所述外延层20的漂移区43的上方，增加所述沟道区42上方的电阻，降低了所述沟道区42的漏电，所述半绝缘多晶硅层33位于所述但氧化硅层30的上表面，可以减小所述功率器件1栅极与漏极之间的寄生电容，从而降低所述功率器件1的导通损耗。

S4：在所述半绝缘多晶硅层33的上表面和所述氮氧化硅层31上沉积第二氧化硅层34，在所述第二氧化硅层34上沉积多晶硅层35；

具体的，参阅图6及图7，先在所述半绝缘多晶硅层33和所述氮氧化硅层30上采用化学气相沉积形成第二氧化硅层34，接着在所述第二氧化硅层34上表面采用化学气相沉积法沉积多晶硅层35。在本实施方式中，采用低压化学沉积法将气源在低压条件下进行热分解，从而在所述半绝缘多晶硅层33上形成第二氧化硅层34，在形成所述第二氧化硅层34之后，在所述第二氧化硅层34上采用低压化学气相沉积法形成所述多晶硅层35。所述多晶硅层35的厚度大于所述第二氧化硅层34，所述半绝缘多晶硅层33的厚度小于所述第二氧化硅层34的厚度，其中，所述第二氧化硅层34为电容介质，使所述半绝缘多晶硅层33与所述多晶硅层35之间形成低电容，从而减小所述功率器件1的栅-漏极间的寄生电容，减少所述功率器件1的导通损耗。

S5：在所述外延层20内注入第二导电类型形成体区40，在所述体区40内注入第一导电类型形成源区41，所述体区40与所述源区41之间形成沟道区42，所述体区40之间形成漂移区43，所述半绝缘多晶硅层33位于所述漂移区43的上方。

具体的，参阅图8，在所述外延层20进行光罩和曝光，形成所述体区40图形，再注入第二导电类型离子形成所述体区40，完成后在所述体区40进行光罩和曝光，形成所述源区41图形，注入第一导电类型离子形成所述源区41。在本实施方式中，所述体区40形成的过程为：先在所述外延层20形成刻蚀阻挡层，然后在刻蚀阻挡层(图未示)上形成光刻胶(图未示)，之后采用具有所述体区40图形的掩膜版对所述光刻胶进行曝光，再进行显影，得到具有所述体区40图形的光刻胶。以具有所述外延层20图形的光刻胶为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述体区40的图形开口(图未示)。然后以具有所述体区40图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述外延层20区域，进而在所述外延层20内形成所述体区40。此后可采用化学清洗等方法去除光刻胶和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。完成后注入第二导电类型离子，第二导电类型离子为P型硼离子，同样的所述源区41的光刻过程与所述体区40的光刻过程相同，所述源区41为第一导电类型，第一导电类型离子为N型磷离子，平行于所述衬底10上表面的方向上，所述体区40的浓度小于所述源区41的浓度，所述体区40与所述源区41之间形成沟道区42，所述沟道区42为所述功率器件1的导通沟道，所述氮氧化硅层30及所述第一氧化硅层32位于所述沟道区42的上表面，防止所述沟道区42漏电，避免影响所述功率器件1的导通损耗，进一步提高了所述功率器件1的稳定性。

S6：对所述半绝缘多晶硅层33之间的所述第二氧化硅层34的上表面的所述多晶硅层35进行光刻，对应位置去除所述第二氧化硅层34及所述氮氧化硅层31，对应位置和所述多晶硅层34上形成介质层50；

具体的，参阅图9，先对所述半绝缘多晶硅层33两侧的所述氨氧化硅层30上方对应的所述多晶硅层35进行光刻，采用干法刻蚀技术，对应位置去除所述氮氧化硅层30，对应位置和所述多晶硅层35上形成介质层50，再对所述多晶硅层35之间的所述介质层50进行刻蚀并露出所述外延层20。在本实施方式中，进行所述多晶硅层35的光刻的过程为：先在所述第二多晶硅层42形成刻蚀阻挡层，然后在刻蚀阻挡层(图未示)上形成光刻胶(图未示)，之后采用具有所述介质孔图形的掩膜版对所述光刻胶进行曝光，再进行显影，得到具有所述介质孔51图形的光刻胶。以具有所述介质孔51图形的光刻胶为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述介质孔51的图形开口(图未示)。然后以具有所述介质孔51图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述介质层50区域，进而在所述外延层20上形成所述介质孔51。此后可采用化学清洗等方法去除光刻胶和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。

此外，所述介质层50主要选用二氧化硅为材料，二氧化硅较常见隔离性能好，所述介质层50的生长过程为：用化学方法沉积的硼磷硅玻璃(CVD BPSG)膜取代常规的磷硅玻璃(PSG)膜作回流介质层50，可将回流温度降低到1000℃以内，达到800℃～950℃之间，因而可以把高温引发的那些多余的杂质扩散和各种缺陷减至最少，选用硼磷硅玻璃有较低的回流温度、内应力低及绝缘性好的特点，即使较厚的膜层在之后的热处理过程中也难出现裂纹，腐蚀速率比磷硅玻璃的低，以保证所述功率器件1的驱动性能。

S7：对所述多晶硅层35之间的所述介质层50进行光刻，对应位置露出所述外延层20，对应位置和所述介质层50上形成第一金属层61，在所述衬底10的下表面形成第二金属层62，最后形成功率器件1。

具体的，参阅图10，在所述衬底10的下表面采用化学气相沉积法形成第一金属层51，在所述介质层50上和所述介质层50之间采用化学气相沉积法形成所述第二金属层52，接着进行热退火处理，退火目的是降低硬度，改善切削加工性，消除残余应力，稳定尺寸，减少变形与裂纹倾向，细化晶粒，调整组织，消除组织缺陷，退火处理后获得满足要求的功率器件1。在本实施方式中，退火温度在800℃～1050℃之间，退火时间在10～30秒之间，所述第一金属层51形成所述功率器件1的源极，所述第二金属层52为所述功率器件1的漏极。

在本实施方式中，所述第一导电类型为N型，所述第二导电类型为P型，所述多晶硅层35上形成所述功率器件1的栅极，所述第一金属层61形成所述功率器件1的源极，所述第二金属层62形成所述功率器件1的漏极。

本发明通过提供一种功率器件1的制备方法，在第一导电类型的衬底10上形成第一导电类型的外延层20，在所述外延层20上形成氮氧化硅层30，在所述氮氧化硅层30之间形成第一氧化硅层32，在所述氮氧化硅层30及所述第一氧化硅层32的上表面沉积半绝缘多晶硅层33，刻蚀去除部分所述半绝缘多晶硅层33，对应位置露出所述第一氧化硅层32，在垂直于所述衬底10的上表面的方向上所述半绝缘多晶硅层33的投影区域包含在所述漂移区43的投影区域内，在所述半绝缘多晶硅层33的上表面和所述氮氧化硅层30上沉积第二氧化硅层34，在所述第二氧化硅层34上沉积多晶硅层35，在所述外延层20内注入第二导电类型形成体区40，在所述体区内注入第一导电类型形成源区41，所述体区40与所述源区41之间形成沟道区42，所述体区之间形成漂移区43，所述半绝缘多晶硅层位于所述漂移区的上方。其中，所述氮氧化硅层30间隔形成在所述外延层20上，所述第一氧化硅层32位于所述氮氧化硅层30之间并位于所述沟道区42的上表面，减少应力，增加所述沟道区12的上方的电阻，降低了所述功率器件1导通时漏电，从而提高了所述功率器件1的可靠性。在垂直于所述衬底10的上表面的方向上所述半绝缘多晶硅层33的投影区域包含在所述漂移区43的投影区域内，所述半绝缘多晶硅层为掺氧含量在15％-30％之间，可以减小所述漂移区43的上方的寄生电容，从而降低所述功率器件1的导通损耗，同时也增强了所述功率器件1的稳定性。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。