具有低比导通电阻的分离栅VDMOS器件及制造方法与流程

本发明属于功率半导体领域。主要提出了一种具漂移区顶部缓冲层的分离栅vdmos器件及其制造方法。通过引入漂移区顶部buffer层，优化器件开态电流分布，降低了器件的比导通电阻。

背景技术

相对于常规沟槽型vdmos器件，具有分离栅结构的vdmos器件所引入的分离栅与源极短接，可视作体内场板，通过mos耗尽的方式对漂移区电场进行调制，使得在保证耐压不变的情况下可以提高漂移区掺杂浓度，进而降低器件的比导通电阻。另一方面，由于分离栅的存在，避免了栅极电位变化对漏极的影响，极大地减小了栅漏间电容，使器件具有更好的动态特性。但是，现有分离栅vdmos器件在导通时，存在明显的jeft效应，且漂移区掺杂浓度较低，所提供的载流子少，进而使器件的导通电流受到限制。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有低比导通电阻的分离栅vdmos器件及制造方法。

为实现上述发明目的，本发明技术方案如下：

一种具有低比导通电阻的分离栅vdmos器件，包括第一导电类型衬底152，位于第一导电类型衬底152之上的第一导电类型漂移区111，第一导电类型漂移区111上方的第一导电类型buffer层112，位于第一导电类型buffer层112上方的第二导电类型阱区122，位于第二导电类型阱区122之上的第一导电类型源端接触区151以及第二导电类型源端接触区121，第二导电类型源端接触区121位于两个第一导电类型源端接触区151之间，源极金属接触130位于第二导电类型源端接触区121上方并与第一导电类型源端接触区151相接触，元胞两侧设有伸入到第一导电类型漂移区111内的深槽16，深槽16内的第一介质氧化层141、第二介质氧化层142和第三介质氧化层143封闭第一多晶硅131，第三介质氧化层143和第四介质氧化层144封闭第二多晶硅132，源极金属接触130位于两个第一介质氧化层141之间。

作为优选方式，所述第一导电类型buffer层112分隔为分别与第四介质氧化层144相接的两部分，使得第一导电类型漂移区111和第二导电类型阱区122相接。

作为优选方式，第二导电类型源端接触区121置于第二导电类型阱区122内，源极金属接触130伸入到第二导电类型源端接触区121上方短接第一导电类型源端接触区151与第二导电类型源端接触区121。

作为优选方式，元胞两侧的深槽16伸入第一导电类型衬底152中。

作为优选方式，第二导电类型源端接触区121伸入至第一导电类型buffer层112内。

作为优选方式，所述分离栅vdmos器件所用半导体材料为硅或碳化硅。

作为优选方式，第一导电类型为n型，第二导电类型为p型，或者第一导电类型为p型，第二导电类型为n型。

为实现上述发明目的，本发明还提供一种所述的具有低比导通电阻的分离栅vdmos器件的制造方法，包括如下步骤：

步骤1，采用第一导电类型衬底152并外延生长第一导电类型漂移区111；

步骤2，通过离子注入及扩散在第一导电类型漂移区111中形成第一导电类型buffer层112；

步骤3，在上述结构的基础上通过掩膜版光刻、刻蚀形成槽；

步骤4，热生长第四介质氧化层144并淀积多晶硅；

步骤5，,刻蚀多晶硅、刻蚀多余氧化层，形成第二多晶硅132分离栅电极；

步骤6，淀积并刻蚀氧化层，形成栅极与分离栅之间的第三介质氧化层143；

步骤7，热生长形成第二介质氧化层142；

步骤8，淀积多晶硅并刻蚀多晶硅至硅平面，形成第一多晶硅131控制栅电极；

步骤9，通过第二导电类型离子注入并推结形成第二导电类型阱区122；

步骤10，,通过第一导电类型离子注入形成第一导电类型源端接触区151；

步骤11，淀积介质氧化层并利用掩膜版先后刻蚀表面氧化层和半导体，形成金属接触槽；

步骤12，通过第二导电类型离子注入形成第二导电类型源端接触区121，淀积金属，通过cmp形成源极金属接触130。

作为优选方式，所述制造方法中将步骤2置于步骤7与步骤8之间。

作为优选方式，除了表面得的第一介质氧化层141以外，每一个介质氧化层都通过热氧化工艺实现。

本发明的有益效果为：本发明在常规的分离栅vdmos器件基础上，提出一种具有漂移区顶部n型buffer层的分离栅vdmos器件及其制造方法。通过引入高掺杂浓度的n型buffer层，在改善固有的jfet效应的同时，提高了局部载流子浓度，从而增大器件导通电流，减小导通电阻。

附图说明

图1为传统的分离栅vdmos器件结构；

图2为本发明实施例1的一种具有低比导通电阻的分离栅vdmos器件结构示意图；

图3为传统分离栅vdmos和本发明所提供器件的导通电流对比示意图；其中(a)为传统分离栅vdmos，(b)为本发明所提供器件。

图4为本发明实施例2一种具有低比导通电阻的分离栅vdmos器件结构示意图；

图5为本发明实施例3的一种具有低比导通电阻的分离栅vdmos器件结构示意图；

图6为本发明实施例4的一种具有低比导通电阻的分离栅vdmos器件结构示意图；

图7为本发明实施例5的一种具有低比导通电阻的分离栅vdmos器件结构示意图；

图8(a)-图8(l)为本发明实施例1所提供器件的一种工艺制造流程示意图；

图9为本发明实施例1和常规分离栅vdmos器件的击穿电压对比图；

图10为本发明实施例1和常规分离栅vdmos器件的输出特性曲线对比；

图11为本发明实施例1和常规分离栅vdmos器件的导通电流对比图；其中(b)为传统分离栅vdmos电流分布图，(a)为本发明示例的电流分布图。

其中，111为第一导电类型漂移区，112为第一导电类型buffer层，121为第二导电类型源端接触区，122为第二导电类型阱区，130为源极金属接触，131为第一多晶硅，132为第二多晶硅，141为第一介质氧化层，142为第二介质氧化层，143为第三介质氧化层，144为第四介质氧化层，151为第一导电类型源端接触区，152为第一导电类型衬底，16为深槽；

图1中，11为n型漂移区，21为p型接触区，22为p型阱区，30为源极金属接触，31为多晶硅栅极，32为多晶硅分离栅，41为a介质氧化层，42为b介质氧化层，43为c介质氧化层，44为d介质氧化层，51为n型源端接触区，52为n型掺杂衬底。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如图1所示，为传统的分离栅n型vdmos器件结构剖面图，器件包括：n型掺杂衬底52、位于n型掺杂衬底52之上的n型漂移区11，位于n型漂移区11上方的p型阱区22，位于p型阱区22之上的n型源端接触区51和p型接触区21，位于器件表面的源极金属接触30。以及位于元胞两侧的多晶硅栅极31、多晶硅分离栅32、a介质氧化层41、b介质氧化层42、c介质氧化层43、d介质氧化层44。其中，n型掺杂衬底52、p型接触区21和n型源端接触区51一般采用重掺杂，多晶硅分离栅32通过其他位置引出和源电极短接，c介质氧化层43和d介质氧化层44将多晶硅分离栅32包围住。

实施例1

如图2所示，一种具有低比导通电阻的分离栅vdmos器件，包括第一导电类型衬底152，位于第一导电类型衬底152之上的第一导电类型漂移区111，第一导电类型漂移区111上方的第一导电类型buffer层112，位于第一导电类型buffer层112上方的第二导电类型阱区122，位于第二导电类型阱区122之上的第一导电类型源端接触区151以及第二导电类型源端接触区121，第二导电类型源端接触区121位于两个第一导电类型源端接触区151之间，源极金属接触130位于第二导电类型源端接触区121上方并与第一导电类型源端接触区151相接触，元胞两侧设有伸入到第一导电类型漂移区111内的深槽16，深槽16内的第一介质氧化层141、第二介质氧化层142和第三介质氧化层143封闭第一多晶硅131，第三介质氧化层143和第四介质氧化层144封闭第二多晶硅132，源极金属接触130位于两个第一介质氧化层141之间。

所述第一导电类型buffer层112的掺杂浓度高于第一导电类型漂移区111，抑制靠近沟道处的漂移区因为分离栅电极带来的mos耗尽引起的jeft效应，同时提高局部载流子浓度，增大导通电流，展宽电流途径，从而在相同耐压的条件下降低比导通电阻。所述第二导电类型源端接触区121和第一导电类型源端接触区151一般采用重掺杂，通过源极金属接触130将第一导电类型源端接触区151和第二导电类型源端接触区121短接。第四介质氧化层144和第三介质氧化层143可通过淀积形成，也可以通过热生长方式形成，第二介质氧化层142一般通过热生长方式形成，第一介质氧化层141一般通过淀积形成。

实施例1的基本工作原理如下：

当栅极偏置电压为大于阈值电压时，第二导电类型阱区122靠近第二介质氧化层142的区域出现反型电子层，在漏端vd作用下，形成沿源极金属接触130-第一导电类型源端接触区151-第二导电类型阱区122反型电子层-第一导电类型buffer层112-第一导电类型漂移区111-第一导电类型衬底152的第一导电类型载流子通路。由于第一导电类型源端接触区151和第一导电类型衬底152均为重掺杂，上述该电流通路中的电流大小主要由第一导电类型漂移区111和第一导电类型buffer层决定。当栅极偏置电压为0v，漏极偏置为vd时，第二导电类型阱区122和第一导电类型buffer层112构成的pn结在反向电压vd作用下先发生耗尽。由于分离栅偏置电压为0v，根据mos耗尽原理，第一导电类型漂移区111和第一导电类型buffer层112也发生耗尽。随着漏端电压逐渐升高，pn结和mos耗尽两种方式使得耗尽区逐渐朝漏端扩展，最终vd主要降落在第一导电类型buffer层112和第一导电类型漂移区111内的耗尽区中。常规分离栅vdmos在电流通路第一导电类型漂移区111-第二导电类型阱区122这一部分中，由于第一导电类型漂移区111浓度较低以承受耐压，耗尽区较宽，电流通路较窄，使得开态电流受到限制。而本发明在第一导电类型漂移区111的表面通过增加了高浓度的第一导电类型buffer层112，抑制此处耗尽区的扩散，大大减小了jeft效应，同时又提高了局部载流子的浓度，将器件此处的电流由梯形扩展为矩形，使得电流增大。如图3所示，为传统分离栅器件与本发明所提供实施例的开态电流示意图。从图中可以看出，传统分离栅vdmos靠近沟道的漂移区电流通路很窄。且由于第一导电类型漂移区111的浓度较低，使得器件的电流也较小。相比于传统分离栅vdmos器件，本发明所提供器件由于高浓度第一导电类型buffer层的存在，有效拓宽电流通路，同时提高局部载流子浓度，使得电流大小也进一步增加。

作为优选方式，所述分离栅vdmos器件所用半导体材料为硅或碳化硅。

作为优选方式，第一导电类型为n型，第二导电类型为p型，或者第一导电类型为p型，第二导电类型为n型。

进一步地，所述元胞中n型buffer层的掺杂浓度的宽度可根据耐压以及导通电阻的要求进行调节，增加了器件设计的灵活性。

如图8所示，本实施例还提供一种所述的具有低比导通电阻的分离栅vdmos器件的制造方法，包括如下步骤：

步骤1，采用第一导电类型衬底152并外延生长第一导电类型漂移区111；

步骤2，通过离子注入及扩散在第一导电类型漂移区111中形成第一导电类型buffer层112；

步骤3，在上述结构的基础上通过掩膜版光刻、刻蚀形成槽；

步骤4，热生长第四介质氧化层144并淀积多晶硅；

步骤5，刻蚀多晶硅、刻蚀多余氧化层，形成第二多晶硅132分离栅电极；

步骤6，淀积并刻蚀氧化层，形成栅极与分离栅之间的第三介质氧化层143；

步骤7，热生长形成第二介质氧化层142；

步骤8，淀积多晶硅并刻蚀多晶硅至硅平面，形成第一多晶硅131控制栅电极；

步骤9，通过第二导电类型离子注入并推结形成第二导电类型阱区122；

步骤10，,通过第一导电类型离子注入形成第一导电类型源端接触区151；

步骤11，淀积介质氧化层并利用掩膜版先后刻蚀表面氧化层和半导体，形成金属接触槽；

步骤12，通过第二导电类型离子注入形成第二导电类型源端接触区121，淀积金属，通过cmp形成源极金属接触130。

优选的，所述制造方法中将步骤2置于步骤7与步骤8之间。

优选的，除了表面得的第一介质氧化层141以外，每一个介质氧化层都通过热氧化工艺实现。

实施例2

如图4所示，本实施例和实施例1的区别在于：所述第一导电类型buffer层112分隔为分别与第四介质氧化层144相接的两部分，使得第一导电类型漂移区111和第二导电类型阱区122相接。

实施例3

如图5所示，本实施例和实施例1的区别在于：第二导电类型源端接触区121置于第二导电类型阱区122内，源极金属接触130伸入到第二导电类型源端接触区121上方短接第一导电类型源端接触区151与第二导电类型源端接触区121。

实施例4

如图6所示，本实施例和实施例3的区别在于：元胞两侧的深槽16伸入第一导电类型衬底152中。

实施例5

如图7所示，本实施例和实施例4的区别在于：第二导电类型源端接触区121伸入至第一导电类型buffer层112内。

下面图9-图11给出本发明实施例1与传统分离栅vdmos器件在其他结构、尺寸、掺杂浓度完全一致，区别仅为有无第一导电类型buffer层情况下的性能对比，具体说明本发明的优异之处。

如图9所示，为本发明实施例1和传统分离栅vdmos器件关态iv曲线图。可以清楚看到，在增加了第一导电类型buffer层之后，本发明示例的击穿电压和传统分离栅vdmos器件的击穿电压基本是一样的。

如图10所示，为本发明的实施例1和传统分离栅vdmos器件开态iv曲线，仿真中所加栅压为2v。如图所示，本发明示例由于第一导电类型buffer层的存在，相比传统分离栅vdmos器件，在相同电压下电流大大增加。以行业常用的漏极电压为0.1v时的电流值来计算比导通电阻，则本发明示例相比传统分离栅vdmos器件比导通电阻可下降约66.72％。因此，本发明保持耐压基本不变的同时，大大减小了器件的比导通电阻。

如图11所示，为本发明实施例1和传统分离栅vdmos器件在medici仿真中的开态电流分布图。由图可见，本发明示例由于第一导电类型buffer层的存在，的确增加了器件的导通电流，降低了比导通电阻。

值得注意的是，本发明所要求保护的，是基于vdmos器件漂移区jfet区域电阻较大的问题，提出增加一次离子注入形成buffer层的方法，优化器件载流子在流经沟道与漂移区相接处的电流分布，在不影响器件耐压的前提下降低器件比导通电阻。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。