形成用于封装互连应用的混合插口结构的方法及由此形成的结构与流程

随着对未来几代动态数据速率(ddr)存储器和快速外围部件互连(pcie)技术的带宽需求的增加，需要改进输入/输出(i/o)通道的各个部件的设计以满足期望的电性能规格。例如，将微电子封装互连到母板的插口(socket)可能是通道损耗和串扰的重要原因，从而限制较高速度下的通道裕度。因此，改进插口设计可实现未来高速ddr和pcie链路的互连技术。

附图说明

尽管本说明书以特别指出并明确要求保护某些实施例的权利要求书作出结论，但当结合附图阅读时，从以下说明中可以更容易地确定这些实施例的优点，其中：

图1a表示根据实施例的插口结构的横截面图。图1b表示根据实施例的插口结构的顶视图。

图2表示根据实施例的封装结构的横截面图。

图3a-3c表示根据实施例的电性能图。

图4表示根据实施例的形成封装结构的方法的流程图。

图5表示根据实施例的计算设备的示意图。

具体实施方式

在以下具体实施方式中，参考了附图，附图通过图示的方式示出了可以实践方法和结构的特定实施例。足够详细地描述了这些实施例，以使本领域技术人员能够实践这些实施例。应该理解的是，各种实施例虽然不同，但不一定是相互排斥的。例如，在不脱离实施例的精神和范围的情况下，本文结合一个实施例描述的特定特征、结构或特性可以在其他实施例中实现。另外，应该理解，在不脱离实施例的精神和范围的情况下，可以修改每个公开的实施例中的各个元件的位置或布置。

因此，以下具体实施方式不应被视为具有限制意义，并且实施例的范围仅由适当解释的所附权利要求以及权利要求享有权利的等同变换的全部范围来限定。在附图中，在几个视图中，类似的标记可以指代相同或相似的功能。本文使用的术语“在……上方”、“到”、“在……之间”和“在……上”可以指一层相对于其他层的相对位置。在另一层“上方”或“上”或“接合”到另一层的一层可以直接与另一层接触，或者可以具有一个或多个中间层。“层”之间的一层可以直接与层接触，或者可以具有一个或多个中间层。彼此“相邻”的层和/或结构可以或可以不具有介于它们之间的中间结构/层。直接在一层(多层)/结构(多个结构)上/直接接触一层(多层)/结构(多个结构)的层(多层)/结构(多个结构)可以在它们之间没有中间层(多个中间层)/结构(多个结构)。

可以在诸如封装基板的基板上形成或执行本文实施例的各种实施方式。封装基板可以包括能够在管芯(例如集成电路(ic)管芯)和微电子封装可以耦合到的下一级部件(例如，电路板)之间提供电连通的任何合适类型的基板。在另一实施例中，基板可以包括能够在ic管芯和与下ic/管芯封装耦合的上ic封装之间提供电连通的任何合适类型的基板，并且在另一实施例中，基板可以包括能够在上ic封装和ic封装耦合到的下一级部件之间提供电连通的任何合适类型的基板。

基板还可以为管芯/器件提供结构支撑。举例来说，在一个实施例中，基板可以包括多层基板-包括电介质材料和金属的交替层-围绕芯层(电介质或金属芯)构建的。在另一个实施例中，基板可以包括无芯多层基板。其他类型的基板和基板材料也可用于所公开的实施例(例如，陶瓷、蓝宝石、玻璃等)。此外，根据一个实施例，基板可以包括在管芯本身上构建的电介质材料和金属的交替层-该工艺有时被称为“无焊内建工艺”。在利用这种方法的情况下，可以需要或不需要导电互连(因为在一些情况下内建层可以直接设置在管芯上方)。

管芯/器件可以包括任何类型的集成电路器件。在一个实施例中，管芯可以包括处理系统(单核或多核)。例如，管芯可以包括微处理器、图形处理器、信号处理器、网络处理器、芯片组等。在一个实施例中，管芯可以包括具有多个功能单元(例如，一个或多个处理单元、一个或多个图形单元、一个或多个通信单元、一个或多个信号处理单元、一个或多个安全单元等)的片上系统(soc)。然而，应该理解的是，所公开的实施例不限于任何特定类型或类别的器件/管芯。

例如，导电互连结构可以设置在管芯/器件的侧面上，并且可以包括能够在管芯/器件和基板或另一个管芯/器件之间提供电连通的任何类型的结构和材料。在实施例中，导电互连结构可以包括管芯上的导电端子(例如，焊盘、凸块、柱形凸块、柱、墩或其他合适的结构或结构的组合)和基板上的相应导电端子(例如，焊盘、凸块、柱形凸块、柱、墩或其他合适的结构或结构的组合)。焊料(例如，以球或凸块的形式)可以设置在基板和/或管芯/器件的端子上，然后可以使用焊料回流工艺连接这些端子。当然，应该理解的是，许多其他类型的互连和材料是可能的(例如，在管芯和基板之间延伸的引线键合)。

管芯上的端子可以包括任何合适的材料或任何合适的材料组合，无论是以多层布置还是组合以形成一种或多种合金和/或一种或多种金属间化合物。例如，管芯上的端子可以包括铜、铝、金、银、镍、钛、钨，以及这些和/或其他金属的任何组合。在其他实施例中，端子可以包括一种或多种非金属材料(例如，导电聚合物)。基板上的端子也可以包括任何合适的材料或任何合适的材料组合，无论是以多层设置还是组合以形成一种或多种合金和/或一种或多种金属间化合物。

例如，基板上的端子可以包括铜、铝、金、银、镍、钛、钨，以及这些和/或其他金属的任何组合。可以使用任何合适的焊料材料来分别连接管芯和基板的配合端子。例如，焊料材料可以包括锡、铜、银、金、铅、镍、铟中的任何一种或多种，以及这些和/或其他金属的任何组合。焊料还可以包括一种或多种添加剂和/或填充材料，以改变焊料的特性(例如，改变回流温度)。

说明了形成封装结构的方法的实施例，例如形成混合插口结构的方法，该混合插口结构包括用于减少单端(single-ended)io的串扰和用于差分端(differential-ended)io应用的匹配阻抗的几何优化结构。那些方法/结构可以包括导电插针，该导电插针包括：悬臂梁部分，与封装基板的第一侧物理耦合；触针部分，其中，触针部分的端子末端物理地和电气地耦合到板；壳体结构，包括壳体腔，其中，触针部分至少部分地设置在壳体腔内；导电材料，设置在壳体侧面上和/或邻近壳体腔的表面。可以选择性地定制/添加导电材料以满足ddr和/或pcie接口的要求。

本文的方法/结构可以针对单端和差分端i/o应用使用相同的插口设计。在实施例中，通过主要关注串扰减轻，然后在插口壳体结构内部和/或周围引入额外量的金属，可以首先针对单端通道应用优化本文实施例的插口设计。这种额外的金属屏蔽降低了阻抗不连续性，以满足差分端通道的电气目标。

由于ddr和pci技术正在发展，带宽需求需要改进的i/o通道性能以减少通道损耗以及减少串扰以便以更高的速度改善插口性能和裕度。ddr通道裕度往往表现出与相邻网络之间的串扰相关的更多问题，而pcie通道裕度往往受阻抗不匹配的影响更大。本文实施例的混合插口设计实现了用于未来的高速ddr和pcie链路应用的互连技术。例如，本文实施例能够实现同时用于ddr和pcie信令两者的单插口技术。

图1a示出了插口阵列结构的一部分，其中示出了单个插口结构108。例如，插口结构108可以包括平面栅格阵列(lga)插口的一部分。插口结构108可以包括导电插针112，导电插针112可以包括悬臂梁部分112’和触针部分112”。例如，导电插针112可以包括导电材料，例如铜和铜合金。导电插针112的触针部分112”可以设置在壳体结构116(示为壳体结构116的一部分)内，壳体结构116可以包括第一侧117，与第一侧相对的第二侧119，以及侧壁121。壳体结构116可以进一步包括高度115，其可以被优化以减少插口插针到插针的串扰，以及降低插口108的电感和电容。

壳体结构116可以包括电介质材料，例如包括高介电常数和低损耗的材料，例如液晶聚合物(lcp)材料族中的电介质材料。在实施例中，壳体结构116还可以包括壳体腔114，其中导电插针112的触针部分112”可以设置在壳体结构116的壳体腔114内。在实施例中，导电材料/镀层124可以设置在壳体腔114的表面附近和/或表面上。在实施例中，导电材料/镀层124可以包括铜材料，并且可以包括邻近壳体腔114的导电过孔。在实施例中，壳体腔114可以包括腔内的任何合适的电介质材料，例如包括高介电常数和低电介质损耗的电介质材料，例如任何合适的lcp材料，例如kevlar、vectran或zenite。

在实施例中，导电材料镀层124(其可以包括任何合适的导电材料，例如铜)可以进一步设置在壳体116的第一侧117上和/或壳体116的底侧119上。在另一个实施例中，导电材料/镀层124可以设置在壳体结构116的整个侧壁121上或设置在壳体结构116的侧壁121的部分上。在实施例中，导电镀层124可以例如通过在围绕/邻近插口壳体腔的壳体电介质材料中钻通孔并且随后将导电材料124镀覆在通孔内来形成。可以采用任何其他合适的工艺在特定插口设计优化的所需位置形成导电材料124。

导电材料/镀层124可用于优化采用插口结构108的系统的性能，例如包括pcie和/或ddr器件/结构的系统，其可以包括高速单端和/或差分端互连结构。插口108可以被配置为通过优化插口108的各种结构特征来优化ddr和pcie应用的信号阻抗和串扰规范。

在实施例中，可以加宽悬臂梁112’以降低插口108的阻抗，并且还可以利用围绕壳体和壳体腔的金属镀层124的添加来减小插口阻抗。在实施例中，悬臂梁部分112’可以物理地和电气地耦合到设置在封装基板102上的导电焊盘110。在另一个实施例中，触针部分112”的端子末端可以物理地和电气地耦合到焊料结构118，例如焊球。例如，焊料结构118可以耦合到板122，例如母板。

图1b是插口结构108的一部分的顶视图，例如图1b的插口结构108。导电插针的触针部分112”可以设置在壳体腔114内。壳体腔可以包括与触针112”相邻的电介质123材料，其可以包括低损耗、高介电常数的电介质材料。根据特定的设计优化要求，导电材料/镀层124可以设置在壳体腔114的表面上。根据设计优化要求，壳体结构116可以与壳体腔114相邻，并且导电材料镀层124可以设置在壳体结构116上。

图2示出了封装结构/组件200的横截面图，其包括多个插口结构208，例如图1a的优化插口结构108。多个插口208可以设置在封装基板202和板222之间。在实施例中，多个插口208可以设置在壳体结构216内。壳体结构216可以包括多个壳体腔214，其中导电插针212的各个触针部分212”可以设置在各个壳体腔214内。

触针部分212”的端子末端可以物理耦合到焊球结构218，焊球结构218可以与设置在板222(例如母板222)上的导电焊盘220耦合。各个导电插针212还可以包括悬臂梁部分212'，该悬臂梁部分212'可以与设置在封装基板202上的导电焊盘210物理耦合。在实施例中，导电材料224可以设置在壳体结构116的第一侧217和/或第二侧219上，和/或侧壁217上，并且可以沿着整个侧壁设置。在另一个实施例中，导电材料224可以设置在壳体腔214的表面上，并且可以设置在相邻或不相邻的壳体腔结构/侧壁之间。导电材料/镀层224的特定量和放置/位置可以根据优化特定应用程序所需的特定电参数而变化，导电材料/镀层224可以包括铜，例如，可以形成/设置在壳体腔和/或壳体结构的表面上。在实施例中，导电材料224可以包括约5微米至约10微米之间的厚度。在实施例中，导电材料224可以沿着壳体结构216的整个高度延伸，以及沿着壳体结构216的第一侧和第二侧的基本上整个长度延伸。

基板202可以通过利用多个导电互连结构206与至少一个管芯/器件204耦合。至少一个管芯/器件204可以包括彼此堆叠的任何数量的管芯，或者可以包括一器件，该器件包括任何数量的包括功能阵列的管芯。在实施例中，至少一个管芯204中的至少一个可以包括动态随机存取存储器(dram)存储器管芯，并且可以包括双倍数据速率(ddr)管芯，例如ddr4管芯和/或ddr5管芯。

板222可以包括任何合适类型的电路板或能够在设置在板222上的各种部件中的一个或多个之间提供电连通的其他基板。在一个实施例中，例如，板222可以包括印刷电路板(pcb)，印刷电路板包括多个金属层，金属层通过一层电介质材料彼此分开并通过导电过孔互连。可以以期望的电路图案形成任何一个或多个金属层，以便在与板222耦合的部件之间——可能结合其他金属层——传送电信号。然而，应该理解，所公开的实施例不是限制于上述pcb，并且，板222可以包括任何其他合适的基板。

根据一个实施例，封装组件200包括一个或多个处理系统，并且包括一个或多个存储器设备。在另一个实施例中，封装组件200包括一个或多个处理系统，并且可以包括无线通信系统(或者，可替换地，包括通信系统的一个或多个部件)。在实施例中，封装组件200包括图形处理系统。组件200可以包括任何类型的计算系统的一部分，例如手持计算系统(例如，移动电话、智能电话、音乐播放器等)、移动计算系统(例如，膝上型电脑、上网本、平板电脑等)、桌面计算系统或服务器。在一个实施例中，组件200包括固态驱动器(ssd)。

本文描述的实施例提供串扰减少和阻抗匹配方面的改进。实施例包括适合ddr和pcie的单个最佳插口设计。通过优化插口设计中涉及的变量，例如壳体高度、悬臂梁设计、插针结构、壳体结构，本文所述的混合插口结构使得能够为ddr和pcie链路使用单个插口设计，以为所有io提供最佳阻抗匹配，并且最小化插口插针之间的串扰。

实施例提供用于微电子插口的混合设计，例如平面栅格阵列(lga)插口，其解决了单端和差分端互连的各种需求。满足ddr的电气目标通常根据串扰水平来指定，并且pcie的电气性能目标通常根据阻抗损耗特性来定义。本文提供的插口结构被优化以紧密地满足ddr和pcie性能目标，并且可以通过优化诸如电气长度/高度缩放、接触设计优化、壳体设计优化和金属镀层/屏蔽优化之类的参数来获得。

虽然可以优化用于ddr接口的金属镀层以改善相邻插口信号插针之间的屏蔽，但是在一些实施例中，本文提供的用于pcie接口的镀层是可选的并且可以被优化以更好地将阻抗与用于pcie差分端通道链路的标称值匹配。实施例提供了pcie和ddr接口通用的基本插口壳体和插针结构，以避免增加平台设计的成本和复杂性，其中，可以通过在壳体腔周围和内部分别添加金属镀层来调整/优化插口以满足对ddr和pcie通道链路两者的需求。

随着信号速度和对较小形状因子的需求随时间增加，插口插针到插针串扰减轻对于实现这些特征变得至关重要。本文实施例通过对插口壳体和触针使用相同的几何结构同时解决了ddr和pcie信令所驱使的需求。这允许平台的单一插槽技术，这有利于库存管理、复杂性和设计。从性能的角度来看，实施例通过调整本文提供的插口设计的镀层来解决差分阻抗匹配难题。同时，不同地优化镀层，以满足诸如ddr的单端总线的串扰。实施例可应用于通过插口结构的任何封装到板的连接，例如基于lga插口的互连、存储器、板、多芯片3d封装，包括与其他器件组合的cpu。实施例实现了包括诸如ddr5和pcieg5之类的这种高速i/o技术的服务器应用。实施例使得可插接解决方案能够继续为客户提供客户库存控制和后期设计变更适应性方面所需的灵活性。

图3a-3c示出了封装系统的电性能图，例如封装组件/系统200，其利用了本文实施例的插口结构。在图3a中，例如，在针对包括封装的几层、插口互连和板的镀覆过孔的垂直链路所观察到的串扰方面，将在具有用于ddr的单元到单元屏蔽的区域中的插口性能与现有技术的非优化插口设计进行比较。电压(mv)304相对于以皮秒(302)为单位的时间绘制。示出了表示保守蝴蝶结模式(conservativebowtiepattern)的两个模式，一个利用非优化的现有技术插口308，以及根据实施例的优化插口310。

还示出了积极(aggressive)信号：接地插针比等于约4:1的优化插口模式306。通道中的垂直转换通常具有电感主导串扰，这对于积极模式而言变得更糟。因此，在具有根据本文实施例的优化插口306的4:1模式的情况下，使用耦合的过孔技术来减轻封装过孔、插口和板镀覆通孔(pth)处的串扰。使用100ps的上升时间的阶跃1v量值来计算远端串扰(fext)，如图3a中所示。当相同的插针模式用于两个插口时，观察到屏蔽插口306给出-12mv的较低的fext。当将4:1模式用于屏蔽插口时，与现有技术的插口308相比，实现了稍好的性能，但是它导致了插针数节省。注意，这还包括使用耦合过孔技术对封装级别的串扰的一些补偿。这可用于ddr驱动的性能和/或插针数节省目的。

另一方面，对于pcie情况，可以以使得阻抗接近标称值的方式在壳体内部和周围引入或除去金属镀层的添加。例如，通过减少一些屏蔽特征以调整阻抗来修改用于图3a中所示结果的具有金属屏蔽的插口。已经发现，简单地在壳体中引入镀层使得阻抗不连续性最小化。图3b示出了对于插口插针的差分对，通过时间307测量的时域反射法(tdr)阻抗305。曲线(profile)310用于本文实施例的混合插口，其中镀层针对pcie接口进行了优化，并且示出了现有技术的插口308。

例如，对于实施例的优化插口310，在85欧姆标称阻抗目标情况下，由例如图1a的插口的插口引起的阻抗不连续性从113欧姆减小到87欧姆。图3c示出了针对以ghz为单位的各种频率303的插口插针差分对的插入损耗(insertionloss)309。示出了与现有技术插口308相比，用于本文实施例的优化插口的插口曲线310。优化的插口曲线310示出了阻抗改进，其中插入损耗可以在pcieg5奈奎斯特频率的16ghz处降低超过约60％，这提供了非常有前景的解决方案。

现有技术的曲线308示出了现有技术插口结构的阻抗损耗(再次参见图3b)。在图3b中观察到第一次下降是lga焊盘和封装底层之间的电容耦合的结果。插口显示了必须降低以匹配标称值的高阻抗。这可以通过降低插口电感或增加插口电容来实现。本文列出了可以调整以优化ddr和pcie接口的插口设计的一些几何特征/因素。

壳体几何形状：可以减小电介质高度h(例如，如图2所示)以用于插口插针到插针串扰减轻。这也降低了插口电感和插口电容。可以使用最佳壳体高度来实现更好的阻抗匹配。壳体材料：通常用于插口壳体的高性能材料之一是液晶聚合物(lcp)，它是一种注塑成型塑料。壳体电介质材料的选择包括那些包括高介电常数同时保持低电介质损耗的材料，这允许增加电容以用于阻抗平衡目的。触针：可以加宽触针的悬臂梁部分(例如，参见图1a的悬臂梁部分112')，并且可以修改由壳体包围的插针的垂直部分(例如，图1a的插针部分112')以添加金属镀层，从而降低插口阻抗。因此，可以优化本文实施例的插口结构的插口损耗特性。

金属镀层：可以针对ddr和pcie情况分别优化该特征。对于ddr情况，可以添加金属以在插口插针之间提供屏蔽，和/或在接地插针之间提供良好的电连接。可以根据优化要求添加插口触点的顶部和底部处的导电金属/屏蔽特征。通过镀覆隔离特征(例如在壳体腔壁上形成金属)和/或形成与插针结构相邻的通孔结构(例如，如图1a所示)来实现插针到插针屏蔽。

图4示出了根据本文实施例的优化上述因素/特征的方法400。应当理解，根据所需的特定设计规范，可以针对每个特定应用优化这些因素。在步骤402，提供用于触针结构的壳体结构，其中，壳体结构包括与第二侧相对的第一侧。触针结构还可以包括插针部分和悬臂梁部分。在实施例中，悬臂梁部分可以包括各种宽度(其符合基于间距的电气和机械约束)，例如在插针间距的约10％至约50％之间，其可以变化以便优化ddr和/或pcie应用。在步骤404，可以将触针结构的至少一部分放置在设置在壳体结构内的壳体腔内。壳体结构可以包括多个壳体腔，其中，可以将多个插口结构放置在各个壳体腔中。

在步骤406，可以在壳体腔内形成高介电常数、低损耗的电介质材料。在实施例中，壳体结构也可以包括高介电常数、低电介质损耗材料，并且可以包括或不包括与设置在壳体腔内的低损耗、高介电常数材料相同的材料。在实施例中，可以形成/选择包括电介质材料的壳体结构的高度，使得可以减少和/或优化在设置在壳体结构内的多个单独插口(例如图2中所示的多个)之间的插口插针到插针串扰。优化壳体高度可以降低插口电感和插口电容，并实现出色的阻抗匹配。

在步骤408，可以在壳体结构表面中的至少一个上或邻近壳体腔形成导电材料。此外，导电材料/镀层可用于分别优化ddr或pcie情况。对于ddr，可以形成金属以在插口的插针之间提供屏蔽，并且可以在壳体的顶部和壳体结构的底部两者处的接地插针和屏蔽特征之间提供良好的电连接。可以通过在壳体腔的表面上和/或邻近壳体腔添加导电材料/导电镀层来实现插针到插针屏蔽。在实施例中，邻近壳体腔添加的导电材料可以包括导电过孔。

本文实施例的结构可以与能够在设置在封装结构中的微电子器件(例如管芯)和封装结构可以耦合到的下一级部件(例如，电路板)之间提供电连通的任何合适类型的结构耦合。本文实施例的器件/封装结构及其部件可以包括电路元件，例如用于处理器管芯中的逻辑电路。本文的结构中可以包括金属化层和绝缘材料，以及可以将金属层/互连耦合到外部器件/层的导电触点/凸块。在一些实施例中，所述结构还可以包括多个管芯，根据特定实施例，这些管芯可以彼此堆叠。在实施例中，管芯可以部分或完全嵌入封装结构中。

本文包括的器件结构的各种实施例可以用于片上系统(soc)产品，并且可以在诸如智能电话、笔记本电脑、平板电脑、可穿戴设备和其他电子移动设备之类的设备中得到应用。在各种实施方式中，封装结构可以包括在膝上型电脑、上网本电脑、超极本电脑、个人数字助理(pda)、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数码摄像机以及可穿戴设备中。在进一步的实施方式中，本文的封装器件可以包括在处理数据的任何其他电子设备中。

图5是计算设备500的示意图，该计算设备500可以结合本文描述的封装结构的实施例来实现。例如，计算设备500的任何合适的部件可以包括或包括在封装结构/组件中，例如图2中所示的，其中，可以针对阻抗和/或串扰规范优化混合插口结构。在实施例中，计算设备500容纳板502，例如母板502。板502可以包括多个部件，包括但不限于处理器504、管芯上存储器506和至少一个通信芯片508。处理器504可以物理且电耦合到板502。在一些实施方式中，至少一个通信芯片506也可以物理且电耦合到板502。在进一步的实施方式中，通信芯片508是处理器504的一部分。

取决于其应用，计算设备500可以包括其他部件，所述其他部件可以或可以不物理且电耦合到板502，并且可以或可以不通信地彼此耦合。这些其他部件包括但不限于：易失性存储器(例如，dram)509、非易失性存储器(例如rom)510、闪存(未示出)、图形处理器单元(gpu)512、芯片组514、天线516、显示器518(例如触摸屏显示器)、触摸屏控制器520、电池522、音频编解码器(未示出)、视频编解码器(未示出)、全球定位系统(gps)设备526、集成传感器528、扬声器530、相机532、紧致盘(cd)(未示出)、数字多用途盘(dvd)(未示出)等。这些部件可以连接到系统板502，安装到系统板，或者与任何其他部件组合。

通信芯片508实现了无线和/或有线通信，用于往来于计算设备500传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片508可以实施多个无线标准或协议中的任意一个，所述多个无线标准或协议包括但不限于，wi-fi(ieee802.11系列)、wimax(ieee802.16系列)、ieee802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其以太网派生物，以及被指定为3g、4g、5g及之后的任何其他无线和有线协议。

计算设备500可以包括多个通信芯片508。例如，第一通信芯片可以专用于近距离无线通信，例如wi-fi和蓝牙，第二通信芯片可以专用于远距离无线通信，例如gps、edge、gprs、cdma、wimax、lte、ev-do等。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。

在多个实施方式中，计算设备500可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(pda)、超移动pc、可穿戴设备、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实施方式中，计算设备500可以是处理数据的任何其他电子设备。

本文描述的封装结构的实施例可以实现为使用母板、专用集成电路(asic)和/或现场可编程门阵列(fpga)互连的一个或多个存储器芯片、控制器、cpu(中央处理单元)、微芯片或集成电路的一部分。

示例

示例1是一种微电子封装结构，包括：导电插针，包括：悬臂梁部分，其与封装基板的第一侧物理耦合；触针部分，其中，触针部分的端子末端物理地和电气地耦合到板；壳体结构，包括壳体腔，其中，触针部分至少部分地设置在壳体腔内；及导电材料，设置在壳体腔的表面附近。

示例2包括示例1的微电子封装结构，其中，导电材料包括邻近壳体腔设置的导电过孔。

示例3包括示例的微电子封装结构，其中，壳体结构包括设置在壳体结构的侧壁上的导电材料。

示例4包括示例1的微电子封装结构，还包括设置在壳体结构的第一侧上的导电材料。

示例5包括示例1的微电子封装结构，还包括设置在壳体的第二侧上的导电材料。

示例6包括示例1的微电子封装结构，其中，壳体结构包括电介质材料，所述电介质材料包括高介电常数、低电介质损耗材料。

示例7包括权利要求6的微电子封装结构，其中，所述电介质材料选自液晶聚合物材料组成的组。

示例8包括权利要求1的微电子封装结构，其中，所述插口包括快速外围部件互连(pcie)插口，并且所述基板包括动态数据速率(ddr)存储器管芯。

示例9是一种形成微电子封装结构的方法，包括：提供用于导电插针的壳体结构，其中，所述壳体结构包括与第二侧相对的第一侧；将导电插针的一部分放置在设置在壳体结构内的壳体腔内；在与导电插针相邻的壳体腔内形成高介电常数、低损耗的电介质材料；及在壳体腔的表面或壳体结构的表面中的至少一个上形成导电材料。

示例10包括示例9的形成微电子封装结构的方法，还包括将导电插针的悬臂梁部分物理地耦合到封装基板的第一侧，并且将导电插针梁的端子末端物理地耦合到板。

示例11包括示例9的形成微电子封装结构的方法，还包括在壳体结构的第一侧上形成导电材料。

示例12包括示例9的形成微电子封装结构的方法，还包括在壳体结构的第二侧上形成导电材料。

示例13包括示例9的形成微电子封装结构的方法，还包括其中，壳体结构包括高介电常数、低损耗电介质材料。

示例14包括示例10的形成微电子封装结构的方法，其中，提供壳体结构包括提供包括用以减小封装结构的阻抗的高度的壳体结构。

示例15包括示例9的形成微电子封装结构的方法，还包括在壳体结构的侧壁上形成导电材料。

示例16包括示例10的形成微电子封装结构的方法，其中，封装基板还包括ddr存储器，并且插口包括pcie插口。

示例17是一种微电子系统，包括：封装基板，包括至少一个管芯；插口结构，物理地且电气地耦合到所述至少一个管芯，其中所述插口结构包括：悬臂梁，其与封装基板的第一侧物理耦合；触针，与悬臂梁物理耦合，其中，所述触针至少部分地设置在壳体结构的壳体腔内；导电材料，设置在壳体腔的表面附近；并且触针的端子末端与板物理耦合。

示例18包括示例17的微电子系统，其中，插口结构包括lga插口的一部分。

示例19包括示例17的微电子系统，其中，所述至少一个管芯包括ddr存储器管芯。

示例20包括示例17的微电子系统，其中，所述系统包括pcie接口。

示例21包括示例17的微电子系统，其中，所述系统包括ddr接口。

示例22包括示例20的微电子系统，其中，所述系统包括高速单端互连。

示例23包括示例17的微电子系统，其中，所述系统包括差分端互连。

示例24包括示例17的微电子系统，其中，所述系统能够提供大于约2.0gb/链路的数据速率。

示例25包括示例17的微电子封装系统，其中，所述导电材料包括导电镀覆材料。

尽管前面的描述已经指定了可以在实施例的方法中使用的特定步骤和材料，但是本领域技术人员将理解可以进行许多修改和替换。因此，意图是将所有这些修改、变更、替换和添加视为属于由所附权利要求限定的实施例的精神和范围内。另外，本文提供的附图仅示出了与实施例的实践有关的示例性微电子器件和相关封装结构的部分。因此，实施例不限于本文描述的结构。