半导体装置的制作方法

本申请以日本专利申请2018－54798号(申请日：2018年3月22日)为基础申请主张优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

实施方式涉及半导体装置。

背景技术：

功率mos晶体管等功率控制用半导体装置中，要求高耐压、低导通电阻。例如，具有沟槽栅构造的纵型mos晶体管中，要求缓和沟槽栅的周边的电场集中而维持耐压。此外，希望扩大相邻的沟槽栅之间的电流路径来减小导通电阻。

技术实现要素：

实施方式提供高耐压且低导通电阻的半导体装置。

实施方式的半导体装置具备：第1导电型的第1半导体层；设置在上述第1半导体层上的第2导电型的第2半导体层；设置在上述第2半导体层上的第1导电型的第3半导体层；多个控制电极，分别设置于具有从上述第3半导体层的上表面到达上述第1半导体层之中的深度的多个沟槽的内部；以及绝缘区域，设置在上述多个控制电极之中的、在沿着上述第1半导体层与上述第2半导体层的界面的方向上相邻的第1控制电极以及第2控制电极之间，在从上述第3半导体层朝向上述第1半导体层的方向上延伸。此外，还具备：第2导电型的第4半导体层，设置在上述绝缘区域与上述第1半导体层之间、上述绝缘区域与上述第1控制电极之间、以及上述绝缘区域与上述第2控制电极之间；第1绝缘膜，设置在上述第1控制电极与上述第4半导体层之间，位于上述第1控制电极以及上述第4半导体层之间的部分整体与上述第4半导体层相接；第2绝缘膜，设置在上述第2控制电极与上述第4半导体层之间，位于上述第2控制电极以及上述第4半导体层之间的部分整体与上述第4半导体层相接；以及电极，连接于上述第3半导体层以及上述第4半导体层。上述多个控制电极分别在从上述第3半导体层朝向上述第1半导体层的方向上延伸，上述第1半导体层中的端部位于比上述第1半导体层与上述第2半导体层的界面低的层级，上述绝缘区域的上述第1半导体层中的端部位于比上述多个控制电极的端部低的层级。

附图说明

图1a以及图1b是表示实施方式的半导体装置的示意截面图。

图2a～图6c是表示实施方式的半导体装置的制造过程的示意截面图。

图7a～图7c是表示实施方式的半导体装置的其他制造过程的示意截面图。

图8是表示实施方式的变形例的半导体装置的示意截面图。

图9是表示实施方式的其他变形例的半导体装置的示意截面图。

图10是表示比较例的半导体装置的示意截面图。

图11是表示实施方式的另一个变形例的半导体装置的示意截面图。

具体实施方式

以下，参照附图对实施方式进行说明。关于附图中的相同的部分，附加相同的标号并适当省略其详细的说明，对不同的部分进行说明。另外，附图是示意性的或概念性的，各部分的厚度与宽度的关系、部分间的大小比率等并不一定与现实的结构相同。此外，即使在表示相同的部分的情况下，也有根据附图而将彼此的尺寸及比率不同地表示的情况。

进而，使用各图中所示的x轴、y轴以及z轴来说明各部分的配置以及结构。x轴、y轴、z轴相互正交，分别表示x方向、y方向、z方向。此外，有将z方向作为上方、将其相反方向作为下方来说明的情况。

图1a以图1b是表示实施方式的半导体装置1的示意截面图。图1a是表示半导体装置1的纵截面的示意图。图1b是表示沿着图1a中所示的a－a线的水平截面的示意图。半导体装置1例如是沟槽栅型的功率nmos晶体管。半导体装置1例如使用硅晶片而被形成。

如图1a所示，半导体装置1具备n型漂移层10、p型体层20以及n型源极层30。p型体层20设置在n型漂移层10之上，n型源极层30设置在p型体层20之上。

半导体装置1还具备栅极电极40、绝缘区域50以及p型半导体层55。栅极电极40设置在栅极沟槽gt的内部。绝缘区域50例如设置在槽st的内部。p型半导体层55设置在绝缘区域50与n型漂移层10之间。此外，p型半导体层55包含位于绝缘区域50与栅极沟槽gt之间的部分。

栅极电极40隔着栅极绝缘膜45设置在栅极沟槽gt的内部。栅极沟槽gt例如以将p型体层20以及n型源极层30分断的方式设置，具有从n型源极层30的上表面到达n型漂移层10的深度。

栅极电极40具有在从n型漂移层10朝向n型源极层30的方向(以下，为z方向)上、位于与p型体层20和n型源极层30的界面相同层级或比其靠上的层级的上端。此外，栅极电极40具有位于比n型漂移层10与p型体层20的界面靠下的层级的下端。

栅极绝缘膜45在栅极沟槽gt的内部以将栅极电极40与n型漂移层10、p型体层20、n型源极层30以及p型半导体层55电绝缘的方式设置。

绝缘区域50包含例如埋入到槽st的内部的氧化硅等绝缘体。槽st例如设置于在沿着n型漂移层10与p型体层的界面的方向(以下，为x方向)上相邻的栅极沟槽gt之间。槽st具有从n型源极层30的上表面到达n型漂移层10的内部的深度。槽st被设置为比栅极沟槽gt深。p型半导体层55被设置成与埋入到槽st的绝缘体以及设置在栅极沟槽gt的内部的栅极绝缘膜45相接。p型半导体层55与栅极绝缘膜45的位于栅极电极40与p型半导体层55之间的部分整体相接。因此，在栅极电极40与p型半导体层55之间，没有设置n型漂移层、p型体层20以及n型源极层30。

如图1b所示，栅极电极40以及绝缘区域50以在y方向上延伸的方式设置。p型半导体层55在栅极电极40与绝缘区域50之间在y方向上延伸。另外，图1b所示的栅极电极40以及绝缘区域50的配置是例示，实施方式并不限定于此。

半导体装置1还包括源极电极60、漏极电极70以及n型漏极层80。

源极电极60以与n型源极层30相接的方式设置。此外，源极电极60还与p型接触区域25相接。例如，源极电极60具有在将n型源极层30分断的槽的内部延伸的部分，还与设置在p型体层20的内部的p型接触区域25相接。此外，p型接触区域25可以设置在位于n型源极层30之间的p型体层20的表层，以与源极层60相接的方式设置。

源极电极60以覆盖栅极电极40以及绝缘区域50的方式设置，栅极绝缘膜45位于栅极电极40与源极电极60之间，包含将栅极电极40与源极电极60电绝缘的部分。进而，源极电极60以与p型半导体层55相接的方式设置。p型半导体层55包括与源极电极60相接的p型接触区域57。

n型漂移层10位于源极电极60与漏极电极70之间。n型漏极层80位于n型漂移层10与漏极电极70之间。n型漏极层80与n型漂移层相接，漏极电极70与n型漏极层80相接。n型漏极层80包含比n型漂移层高的浓度的n型杂质。

半导体装置1中，通过在n型漂移层10的内部延伸的p型半导体层55，能够缓和截止时的电场集中，并且实现高耐压化。例如，p型半导体层55被设置成，其p型杂质的总量与n型漂移层10中包含的n型杂质的总量大致相同。

例如，在位于接近的绝缘区域50之间的n型漂移层10的一部分与p型半导体层55相接的z方向的层级中，p型半导体层55以及n型漂移层10中的p型杂质量和n型杂质量平衡。

由此，实现n型漂移层10与p型半导体层55之间的电荷平衡，能够使n型漂移层10中的电场分布均匀化。由此，n型漂移层10中的电场集中得到抑制，能够使半导体装置1高耐压化。此外，通过使n型漂移层10中产生的空穴经由p型半导体层55向源极电极60移动，还能够提高雪崩耐压。

接着，参照图2～图6说明半导体装置1的制造方法。图2a～图6c是将半导体装置1的制造过程依次表示的示意截面图。

如图2a所示，在n型漂移层10的上表面形成掩膜层13。n型漂移层10例如是形成在n型硅基板上的外延硅层。

掩膜层13例如是氮化硅膜，加工为在y方向上延伸的线和空间图案。在x方向上邻接的掩膜层13之间，形成空间s0。此外，掩膜层13也可以设置为具有多个开口的网状。

如图2b所示，形成将n型漂移层10以及掩膜层13覆盖的绝缘膜15。绝缘膜15例如是通过cvd(chemicalvapordeposition)形成的氧化硅膜。

如图2c所示，使用抗蚀剂掩膜19将绝缘膜15选择性地除去，形成开口s1。开口s1例如相对于掩膜层13之间的空间s0，每隔一个而配置。

绝缘膜15例如使用各向异性rie(reactiveionetching，反应离子刻蚀)被选择性地除去。由此，将形成在掩膜层13的侧面上的部分留下，将形成在n型漂移层10的表面上的部分选择性地除去。开口s1的x方向上的宽度比空间s0的x方向上的宽度窄地形成。

如图3a所示，将绝缘膜15作为掩膜，将n型漂移层10选择性地除去，形成槽st。n型漂移层10例如使用各向异性rie而被选择性地除去。

如图3b所示，沿着槽st的内面形成p型半导体层55。p型半导体层55例如通过使用离子注入法或等离子体掺杂法将p型杂质导入到n型漂移层10来形成。

如图3c所示，形成绝缘膜53，将槽st的内部填埋。绝缘膜53例如是使用cvd形成的氧化硅膜，绝缘膜15与绝缘膜53被一体化。

如图4a所示，将绝缘膜53的比n型漂移层10靠上方的部分进行薄膜化，使掩膜层13露出。绝缘膜53例如通过cmp(chemicalmechanicalpolishing)或回蚀而被薄膜化。

如图4b所示，将掩膜层13选择性地除去，形成开口s2。在开口s2的底面，n型漂移层10的表面露出。

如图4c所示，经由开口s2将n型漂移层10选择性地除去，形成栅极沟槽gt。栅极沟槽gt例如使用rie，形成为比槽st浅。在栅极沟槽gt内面，n型漂移层10和p型半导体层55露出。

如图5a所示，在栅极沟槽gt的内部形成栅极电极40。例如，通过将在栅极沟槽gt的内面露出的n型漂移层10以及p型半导体层55进行热氧化来形成栅极绝缘膜之后，以在栅极沟槽gt的内部进行埋入的方式形成多晶硅等的导电层。接下来，将向栅极沟槽gt的内部埋入的部分留下，对多晶硅等的导电体进行回蚀。

进而，以将开口s2埋入的方式形成绝缘膜47。绝缘膜47例如是使用cvd形成的氧化硅膜，绝缘膜53以及栅极绝缘膜与绝缘膜47被一体化。

如图5b所示，通过将绝缘膜47的比n型漂移层10靠上方的部分除去，使n型漂移层10以及p型半导体层55露出。关于绝缘膜47，例如使用cmp来除去。栅极沟槽gt的内部被埋入栅极电极40和栅极绝缘膜45(向绝缘膜47的栅极沟槽gt的内部埋入的部分)。在槽st的内部，形成被埋入了绝缘膜47的一部分的绝缘区域50。

如图5c所示，在n型漂移层10之上形成p型体层20以及n型源极层30。p型体层20以及n型源极层30例如通过使用离子注入法向n型漂移层10导入p型杂质以及n型杂质来形成。此时，以n型杂质不被导入至p型半导体层55的方式配置掩膜49。

p型体层20形成为，n型漂移层10与p型体层20界面位于比栅极电极40的下端靠上的层级。此外，n型源极层30形成为，p型体层20与n型源极层30的界面位于比栅极电极40的上端靠下的层级。

如图6a所示，使用抗蚀剂掩膜21形成从n型源极层30的上表面到达p型体层20的深度的槽ct。槽ct例如使用各向异性rie而被形成。

如图6b所示，形成p型体层20的p型接触区域25和p型半导体层55的p型接触区域57。p型接触区域25以及57例如通过将p型杂质进行离子注入来形成。p型接触区域25通过将p型杂质经由槽ct向p型体层20进行离子注入来形成。另外，p型杂质的掺杂量被设定为，不使n型源极层30进行p反型。

如图6c所示，以与n型源极层30以及p型半导体层55相接的方式形成源极电极60。源极电极60包含在槽ct内延伸且与p型接触区域25相接的部分。源极电极60经由p型接触区域57而与p型半导体层55相接。

接下来，将未图示的n型硅基板(n型漏极层80)薄层化。进而，形成漏极电极70，完成半导体装置1(参照图1)。

在上述的制造方法中，通过设置在n型漂移层10之上的掩膜层13(参照图2a)，栅极电极40的位置被设定，其后形成的绝缘区域50以及p型半导体层55的位置以及尺寸也被决定。因此，半导体装置1的制造过程中的光刻工序被省略，元件构造的微细化也变得容易。

此外，通过在掩膜层13的侧面留下绝缘膜15(参照图2c)，能够在绝缘区域50与栅极沟槽gt之间形成p型半导体层55，源极电极60与p型半导体层55的连接也变得容易。

例如，在如图10所示的半导体装置4中，也能够抑制电场集中，提高截止时的耐压。在半导体装置4中，在槽st的内部埋入有p型半导体层110。p型半导体层110经由p型接触区域115而与源极电极60连接。p型半导体层110是通过外延生长而形成的单晶硅。

在半导体装置4中，将p型半导体层110设置为，与n型漂移层10电荷平衡。由此，能够抑制n型漂移层10中的电场集中。但是，在使槽st的x方向的宽度窄、且在z方向上较深地形成的情况下，即如果形成高纵横比的槽st，则难以将p型半导体层110埋入。因此，将槽st形成为，具有能够进行外延生长的x方向的宽度。

相对于此，本实施方式的槽st只要具有能够离子注入或等离子体掺杂的空间即可，能够缩小x方向的宽度。由此，能够实现x－y平面中的元件构造的微细化。此外，也能够扩张栅极沟槽gt之间的p型体层20的x方向的宽度，也能够减小导通电阻。

在上述实施方式中，以nmos晶体管为例进行了说明，但实施方式并不限定于此。例如，也可以是使各半导体层的导电型反型而形成的pmos晶体管。此外，也可以是代替n型漏极层80而包含p型接触层的构造的igbt(gateinsulatedbipolartransistor)。以下所示的例中也同样。

图7a～图7c是表示实施方式的半导体装置1的其他制造方法的示意截面图。图7a～图7c表示后续于图3a的制造过程，表示代替图3b以及图3c所示的制造过程的过程。

如图7a所示，形成绝缘膜90，将槽st的内部填埋。绝缘膜90例如是使用cvd形成的bsg(boronsilicateglass，硼硅玻璃)膜，包含p型杂质的硼(b)。

如图7b所示，沿着埋入到槽st的绝缘膜90，形成p型半导体层55。p型半导体层55例如通过使p型杂质从绝缘膜90向n型漂移层10扩散而形成。

如图7c所示，将埋入槽st的部分留下而除去绝缘膜90之后，形成绝缘膜75。绝缘膜75例如是使用cvd而形成的氧化硅膜。由此，在槽st的内部形成绝缘区域50。

以下，经过图4a～图6c所示的制造过程而完成半导体装置1。在该例中，绝缘区域90包含p型杂质。此外，在形成pmos晶体管的情况下，作为绝缘膜90，例如使用psg(phosphorsilicateglass)膜。

图8是表示实施方式的变形例的半导体装置2的示意截面图。如图8所示，半导体装置2在槽st的内部具有空洞100。即，半导体装置2在绝缘区域50的内部具有空洞100。

例如，在形成p型半导体层55之后(参照图3b)，形成将槽st的内部覆盖的绝缘膜103。绝缘膜103例如是氧化硅膜。例如，在槽st的x方向的宽度窄的情况下，在内部被绝缘膜103埋入之前，开口部被堵塞。其结果，在槽st的内部形成空洞100。

半导体装置2中也能够通过形成在n型漂移层10的内部的p型半导体层55来缓和电场集中，提高截止时的耐压。进而，通过在槽st的内部形成空洞100，与例如被氧化硅膜等埋入的情况相比能够抑制应力，并且能够抑制晶片的翘曲。

图9是表示实施方式的其他变形例的半导体装置3的示意截面图。如图3所示，半导体装置3包括配置在邻接的绝缘区域50之间的三个栅极电极40。半导体装置3通过在图2c所示的工序中相对于掩膜层13之间的空间s0，每隔两个地配置开口s1而被形成。

半导体装置3中也能够通过n型漂移层10与p型半导体层55之间的电荷平衡来实现高耐压化。进而，在半导体装置3中，绝缘区域50之间的空间被扩展，由此导通电流的路径变宽，能够减小导通电阻。此外，增加形成在p型体层20与栅极电极40之间的沟道的数量也有利于导通电阻的减小。进而，也能够将设置在绝缘区域50之间的栅极电极40的数量设为4个以上。

另外，图1、图8以及图9各自所示的多个栅极电极40例如在未图示的部分处被电连接。此外，多个栅极电极40也可以是在未图示的部分处相连的一体的电极。

图11是表示实施方式的另一个变形例的半导体装置5的示意截面图。图11是对应于沿着图1a中所示的a－a线的截面的水平截面图。另外，沿着图11中所示的b－b线的截面构造与图1a所示的构造相同。

在半导体装置5中，栅极电极40一体地形成在沿z方向观察时设置为栅格状的栅极沟槽gt的内部。绝缘区域50设置于被栅极电极40包围的部分。在绝缘区域50与栅极电极40之间，p型半导体层55以包围绝缘区域50的方式设置。

此外，多个绝缘区域50例如在x方向以及y方向上相互分离地配置。另外，图11中所示的绝缘区域50的配置是例示，并不限定于此。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子来提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，并且在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含于发明的范围及主旨中，并且包含于权利要求书中记载的发明及其均等的范围中。