一种薄膜晶体管及其制作方法、阵列基板和显示面板与流程

本发明涉及半导体技术领域，尤其涉及一种薄膜晶体管及其制作方法、阵列基板和显示面板。

背景技术：

随着显示技术的发展，平面显示装置具有高画质、省电、机身薄及应用范围广等优点，普遍应用于手机、电视、电脑等各种消费性电子产品，成为显示装置中的主流。当前显示技术迭代发展迅速，lcd显示器、oled显示器等为更大显示尺寸、高透过率、低功耗、更细腻的画面、曲面、柔性屏等方向不断向前发展。

传统半导体薄膜晶体管显示装置通常是由栅极、栅极绝缘层、半导体层、源漏极、源漏极绝缘层、像素电极及公共电极组成。各层叠层分布，通过成膜、曝光、刻蚀工艺逐层分布。由于各层相互叠加，段差较大，膜层厚度均一性较差，在制作过程中发生接触摩擦(rubbing)时易形成污渍造成画面不良。且各栅极、源漏极都为单层分布，走线易发生断开或短路，进而发生亮点、暗点、亮线、暗线等不良。

技术实现要素：

本发明提供一种薄膜晶体管及其制作方法、阵列基板和显示面板，以改善薄膜晶体管膜层厚度均一性较差，易沾染污渍造成画面显示不良，且易发生由于走线断开或短路，致使线面板易发生亮点、暗点、亮线、暗线等不良的问题。

本发明实施例提供一种薄膜晶体管，包括：位于衬底基板之上的第一导电层、位于所述第一导电层背离所述衬底基板一面的第一绝缘层、位于所述第一绝缘层背离所述第一导电层一面的第二导电层，其中，所述第一绝缘层的朝向所述第一导电层的一面和/或朝向所述第二导电层的一面设置有有源层；

所述第一导电层包括：沿第一方向延伸的第一栅线、与所述第一栅线连接的第一栅极、沿第二方向延伸的第一数据线、与所述第一数据线连接的第一源极、第一漏极；所述第二方向与所述第一方向垂直，所述第一数据线或所述第一栅线在交叉的位置设置有第一间断区域；

所述第二导电层包括：沿所述第一方向延伸的第二栅线、与所述第二栅线连接的第二栅极、沿所述第二方向延伸的第二数据线、与所述第二数据线连接的第二源极、第二漏极；所述第二数据线或所述第二栅线在交叉的位置设置有第二间断区域；

所述第二导电层的所述第二栅线、所述第二栅极、所述第二数据线、所述第二源极、所述第二漏极在所述衬底基板上的正投影分别与所述第一导电层的所述第一栅线、所述第一栅极、所述第一数据线、所述第一源极、所述第一漏极在所述衬底基板上的正投影对应重叠；所述第一栅线与所述第二栅线之间、所述第一数据线与所述第二数据线之间、所述第一漏极与所述第二漏极之间，均通过过孔导通连接。

在一种可能的实施方式中，所述第二导电层背离所述第一绝缘层的一面设置有第二绝缘层；所述第一栅线设置所述第一间断区域，且所述第二数据线设置所述第二间断区域时，所述第一数据线背离所述第一源极的一侧在所述第一间断区域的两侧分别设置第一凸出部，所述第二数据线在与所述第一凸出部对应的区域设置有第二凸出部；

所述第一间断区域两侧的所述第一栅线由所述第二绝缘层上方的第一电极经过过孔与所述第二栅线搭桥连接；所述第二间断区域两侧的所述第二数据线通过所述第二凸出部与所述第一数据线的相应所述第一凸出部对应连接，其中，所述第二凸出部与相应的所述第一凸出部由位于所述第二绝缘层上方的第二电极通过过孔搭桥连接。

在一种可能的实施方式中，所述第二导电层背离所述第一绝缘层的一面设置有第二绝缘层；所述第一栅线设置所述第一间断区域，且所述第二数据线设置所述第二间断区域时，所述第一栅线背离所述第一栅极的一侧在所述第一间断区域的两侧分别设置有第三凸出部，所述第二栅线在与所述第三凸出部对应的区域分别设置有第四凸出部；

所述第一间断区域两侧的所述第一栅线通过所述第三凸出部与所述第二栅线的相应所述第四凸出部对应连接，其中，所述第三凸出部与相应的所述第四凸出部由位于所述第二绝缘层上方的第三电极通过过孔搭桥连接；所述第二间断区域两侧的所述第二数据线由所述第二绝缘层上方的第四电极经过过孔与所述第一数据线搭桥连接。

在一种可能的实施方式中，所述第二导电层背离所述第一绝缘层的一面设置有第二绝缘层；所述第一数据线设置所述第一间断区域，且所述第二栅线设置所述第二间断区域时，所述第一数据线背离所述第一源极的一侧在所述第一间断区域的两侧分别设置第一凸出部，所述第二数据线在与所述第一凸出部对应的区域设置有第二凸出部；

所述第一间断区域两侧的所述第一数据线通过所述第一凸出部与所述第二数据线的相应所述第二凸出部对应连接，其中，所述第一凸出部与相应的所述第二凸出部由位于所述第二绝缘层上方的第二电极通过过孔搭桥连接；所述第二间断区域两侧的所述第二栅线由所述第二绝缘层上方的第一电极经过过孔与所述第一栅线搭桥连接。

在一种可能的实施方式中，所述第二导电层背离所述第一绝缘层的一面设置有第二绝缘层；所述第一数据线设置所述第一间断区域，且所述第二栅线设置所述第二间断区域时，所述第一栅线背离所述第一栅极的一侧在所述第一间断区域的两侧分别设置有第三凸出部，所述第二栅线在与所述第三凸出部对应的区域分别设置有第四凸出部；

所述第一间断区域两侧的所述第一数据线由所述第二绝缘层上方的第四电极经过过孔与所述第二数据线搭桥连接；所述第二间断区域两侧的所述第二栅线通过所述第四凸出部与所述第一栅线的相应所述第三凸出部对应连接，其中，所述第四凸出部与相应的所述第三凸出部由位于所述第二绝缘层上方的第三电极通过过孔搭桥搭桥连接。

在一种可能的实施方式中，所述第二绝缘层背离所述第二导电层的一面设置有像素电极，所述第一电极、所述第二电极与所述像素电极同层设置。

在一种可能的实施方式中，所述第二绝缘层背离所述第二导电层的一面设置有像素电极，所述第三电极、所述第四电极与所述像素电极同层设置。

在一种可能的实施方式中，所述第一栅极与所述第二栅极之间通过过孔连接；所述第一源极与所述第二源极之间通过过孔连接。

在一种可能的实施方式中，所述有源层的材质为金属氧化物半导体。

在一种可能的实施方式中，所述第一绝缘层的朝向所述第一导电层的一面设置有有源层，所述第一导电层的材质为导电金属氧化物或金属。

在一种可能的实施方式中，所述第二导电层的材质与所述第一导电层的材质相同。

本发明实施例还提供一种阵列基板，包括本发明实施例提供的所述薄膜晶体管。

本发明实施例还提供一种显示面板，包括如本发明实施例提供的所述阵列基板。

本发明实施例还提供一种制作如本发明实施例提供的所述薄膜晶体管的制作方法，包括：

在衬底基板之上形成第一导电层；

在所述第一导电层背离所述衬底基板的一面形成第一绝缘层；

在所述第一绝缘层背离所述第一导电层的一面形成第二导电层；

在所述第一导电层背离所述衬底基板的一面形成第一绝缘层之前还包括：在所述第一导电层背离所述衬底基板的一面形成有源层；和/或，在所述第一绝缘层背离所述第一导电层的一面形成第二导电层之前还包括：在所述第一绝缘层背离所述第一导电层的一面形成有源层。

在一种可能的实施方式中，所述制作方法还包括：

在所述第二导电层背离所述第一绝缘层的一面形成第二绝缘层；

在所述第二绝缘层背离所述第二导电层的一面形成像素电极层。

本发明实施例有益效果如下：本申请实施例提供的薄膜晶体管包括：位于衬底基板之上的第一导电层、位于所述第一导电层背离所述衬底基板一面的第一绝缘层、位于所述第一绝缘层背离所述第一导电层一面的第二导电层，其中，所述第一绝缘层的朝向所述第一导电层的一面和/或朝向所述第二导电层的一面设置有有源层；所述第二导电层的所述第二栅线、所述第二栅极、所述第二数据线、所述第二源极、所述第二漏极在所述衬底基板上的正投影分别与所述第一导电层的所述第一栅线、所述第一栅极、所述第一数据线、所述第一源极、所述第一漏极在所述衬底基板上的正投影对应重叠，第一栅线与第二栅线之间、第一数据线与第二数据线之间、第一漏极与第二漏极之间，均通过过孔导通连接，即，本发明实施例提供的薄膜晶体管，栅极和源漏极同层设置，相比于各层单独设置，可有效提高设置薄膜晶体管膜层的均一性，降低段差，避免成盒工艺因接触摩擦产生污渍，且栅极、源漏极同层布线相对传统栅极、源漏极单层布线，在不影响覆盖面积的情况下，保留面积更多，更节约成本，且栅极、源漏极以及有源层均为双层设置时，过孔连通双层有源层及双栅极层，近似增加了有源层的厚度及栅极厚度，双层栅极可同时驱动双层有源层，形成了双薄膜晶体管驱动结构，进而提高薄膜晶体管驱动能力，减少响应时间，降低驱动电压，节约功耗；另外，不同层栅极、源漏极、像素电极通过过孔连接，可以改善电阻电容延迟(rcdelay)，有效降低功耗，且单层栅极、源漏极的断线，单个过孔的搭接不良，不会影响整体电路的导通，进而增加了产品良率。

附图说明

图1为本发明实施例提供的一种薄膜晶体管的剖视结构示意图；

图2为本发明实施例提供的一种第一导电层的俯视示意图；

图3为本发明实施例提供的一种第二导电层的俯视示意图；

图4为本发明实施例提供的第一导电层的第一栅线断开且数据线设置凸出部的俯视示意图；

图5为本发明实施例提供的第二导电层的第二数据线断开数据线设置凸出部的俯视示意图；

图6为本发明实施例提供的第一栅线断开、第二数据线断开时两层导电层层叠后的俯视示意图；

图7为图6在a-a’处的截面结构示意图；

图8为图6在b-b’处的截面结构示意图；

图9为图6在c-c’处的截面结构示意图；

图10为本发明实施例提供的第一导电层的第一数据线断开且栅线设置凸出部的俯视示意图；

图11为本发明实施例提供的第二导电层的第二栅线断开且栅线设置凸出部的俯视示意图；

图12为本发明实施例提供的第第一数据线断开、第二栅线断开时两层导电层层叠后的俯视示意图；

图13为图12在b-b’处的截面结构示意图；

图14为图12在c-c’处的截面结构示意图；

图15为本发明实施例提供的第一导电层的第一数据线断开且数据线设置凸出部的俯视示意图；

图16为本发明实施例提供的第二导电层的第二栅线断开且数据线设置凸出部的俯视示意图；

图17为图15和图16叠层后俯视示意图；

图18为图17在b-b’处的截面结构示意图；

图19为图17在c-c’处的截面结构示意图；

图20为本发明实施例提供的第一导电层的第一数据线断开且栅线设置凸出部的俯视示意图；

图21为本发明实施例提供的第二导电层的第二栅线断开且栅线设置凸出部的俯视示意图；

图22为图20和图21叠层后俯视示意图；

图23为图22在b-b’处的截面结构示意图；

图24为图22在c-c’处的截面结构示意图；

图25为本发明实施例提供的一种薄膜晶体管的制作流程示意图；

图26为本发明实施例中，制作第一导电层的剖视示意图；

图27为本发明实施例中，制作第一导电层的俯视示意图；

图28为本发明实施例中，制作第一有源层以及第一绝缘层的剖视示意图；

图29为本发明实施例中，制作第二有源层的剖视示意图；

图30为本发明实施例中，制作第二导电层的剖视示意图；

图31为本发明实施例中，制作第二导电层的俯视示意图；

图32为本发明实施例中，制作第二绝缘层后在a-a’处的剖视示意图；

图33为本发明实施例中，制作像素电极层后的俯视示意图；

图34为本发明实施例中，制作第二绝缘层后在c-c’处的剖视示意图；

图35为本发明实施例中，制作第二绝缘层后在b-b’处的剖视示意图；

图36为本发明实施例中，制作像素电极层后在图33的a-a’处的剖视示意图。

具体实施方式

为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。

参见图1、图2和图3所示，本发明实施例提供一种薄膜晶体管，包括：位于衬底基板6之上的第一导电层、位于第一导电层背离衬底基板一面的第一绝缘层41、位于第一绝缘层41背离第一导电层一面的第二导电层，其中，第一绝缘层41的朝向第一导电层的一面和/或朝向第二导电层的一面设置有有源层31(32)，即，可以仅是在第一绝缘层41朝向第一导电层的一面设置一层有源层31，也可以仅是在第一绝缘层41朝向第二导电层的一面设置一层有源层31，也可以是在第一绝缘层41朝向第一导电层的一面设置一层有源层31，同时在第一绝缘层41朝向第二导电层的一面设置一层有源层21，即，形成双层有源层31结构，其中，薄膜晶体管具有双层有源层时，栅极、源漏极以及有源层均为双层设置，近似增加了有源层的厚度及栅极厚度，双层栅极可同时驱动双层有源层，形成了双薄膜晶体管驱动结构，进而提高薄膜晶体管驱动能力，减少响应时间，降低驱动电压，节约功耗。

参见图2所示，第一导电层包括：沿第一方向延伸的第一栅线11、与第一栅线11连接的第一栅极12、沿第二方向延伸的第一数据线13、与第一数据线13连接的第一源极14、第一漏极15；第二方向与第一方向垂直，第一数据线13或第一栅线11在二者交叉的位置设置有第一间断区域，即，可以是第一数据线13的与第一栅线11交叉的位置设置第一间断区域81，或者，第一栅线11的与第一数据线13交叉的位置设置第一间断区域81，图2以第一栅线11的与第一数据线13交叉的位置设置有第一间断区域81进行举例说明；

参见图3所示，第二导电层包括：沿第一方向延伸的第二栅线21、与第二栅线21连接的第二栅极22、沿第二方向延伸的第二数据线23、与第二数据线23连接的第二源极24、第二漏极25；第二数据线23的与第二栅线21交叉的位置，或者，第二栅线21的与第二数据线23交叉的位置设置有第二间断区域82，图3以第二数据线23的与第二栅线21交叉的位置设置有第二间断区域82进行举例说明；

第二导电层的第二栅线21、第二栅极22、第二数据线23、第二源极24、第二漏极25在衬底基板6上的正投影分别与第一导电层的第一栅线11、第一栅极12、第一数据线13、第一源极14、第一漏极15在衬底基板6上的正投影对应重叠。即，第二导电层的第二栅线21在衬底基板6上的正投影与第一导电层的第一栅线11在衬底基板6上的正投影重叠，第二导电层的第二栅极22的正投影与第一导电层的第一栅极12在衬底基板6上的正投影重叠，第二导电层的第二数据线23在衬底基板6上的正投影与第一导电层的第一数据线13在衬底基板6上的正投影重叠，第二导电层的第二源极24在衬底基板6上的正投影与第一导电层的第一源极14在衬底基板6上的正投影重叠，第二导电层的第二漏极25在衬底基板6上的正投影与第一导电层的第一漏极15在衬底基板6上的正投影重叠。第一栅线11与第二栅线21之间、第一数据线13与第二数据线23之间、第一漏极14与第二漏极24之间，均通过过孔导通连接。应当理解的是，由于第一源极14与第一数据线13连接，第二源极24与第二数据线23连接，而第一数据线13与第二数据线23通过过孔导通连接，进而对于第一源极14与第二源极24之间可以导通，可以不再单独设置过孔连接。当然，为了更好的导通效果，第一源极14与第二源极24之间也可以通过独立设置的过孔来进行导通连接。同理，对于第一栅极12与第二栅极22之间也可以通过独立设置的过孔进行导通连接。另外，应当理解的是，由于第一导电层设置有第一间断区域，第二导电层设置有第二间断区域，第二导电层的上述各个结构与第一导电层的相应各个结构正投影对应重叠，应当是除第一间断区域以及第二间断区域以外的其它部分。

本申请实施例提供的薄膜晶体管包括：位于衬底基板之上的第一导电层、位于第一导电层背离衬底基板一面的第一绝缘层、位于第一绝缘层背离第一导电层一面的第二导电层，其中，第一绝缘层的朝向第一导电层的一面和/或朝向第二导电层的一面设置有有源层；第二导电层的第二栅线、第二栅极、第二数据线、第二源极、第二漏极在衬底基板上的正投影分别与第一导电层的第一栅线、第一栅极、第一数据线、第一源极、第一漏极在衬底基板上的正投影对应重叠，第一栅线与第二栅线之间、第一数据线与第二数据线之间、第一漏极与第二漏极之间，均通过过孔导通连接，即，本发明实施例提供的薄膜晶体管，栅极和源漏极同层设置，可有效提高设置薄膜晶体管的阵列基板的均一性，降低段差，避免成盒工艺接触摩擦产生污渍，且栅极、源漏极同层布线相对传统栅极、源漏极单层布线，在不影响覆盖面积的情况下，保留面积更多，更节约成本；栅极、源漏极以及有源层均为双层设置时，过孔连通双层有源层及双栅极层，近似增加了有源层的厚度及栅极厚度，双层栅极可同时驱动双层有源层，形成了双薄膜晶体管驱动结构，进而提高薄膜晶体管驱动能力，减少响应时间，降低驱动电压，节约功耗；另外，不同层栅极、源漏极、像素电极通过过孔连接，减少电阻电容延迟(rcdelay)，可有效降低功耗，且单层栅极、源漏极的短线，单个过孔的搭接不良，不会影响电路的导通，进而增加了产品良率。

在具体实施时，由于每一导电层包括均包括栅线以及数据线，而又由于栅线与数据线的延伸方向不同，进而需要将其中之一在二者交叉的位置处进行断开，以避免同层发生交叉连接。具体的，两层导电层可以均是由栅线断开，也可以是均由数据线断开，或者也可以一层是由数据线断开，另一层由栅线断开，而相比于两层均由数据线或栅线断开，一层由数据线断开，另一层由栅线断开，可以降低由于过孔搭接异常所引起的接触不良风险，避免过孔搭接线阻增加导致的功耗增加。以下针对两层导电层，一层由数据线断开，另一层由栅线断开进行详细举例说明。

例如，参见图4-图9所示，其中，图4所示为第一导电层，图5所示为第二导电层，图6所示为第一导电层和第二导电层叠层后的俯视示意图，图7为图6在a-a’处的截面结构示意图，图8为图6在b-b’处的截面结构示意图，图9为图6在c-c’处的截面结构示意图，其中，第一栅线11的与第一数据线13交叉的位置设置有第一间断区域81，第二数据线23的与第二栅线21交叉的位置设置有第二间断区域82，第二导电层背离第一绝缘层41的一面设置有第二绝缘层42；

第一数据线13在背离第一源极14的一侧在第一间断区域81的两侧分别设置第一凸出部91，第二数据线23在与第一凸出部91对应的区域设置有第二凸出部92，即，第二凸出部92在衬底基板上的正投影与第一凸出部91在衬底基板上的正投影重叠；

结合图6以及图8所示，即，b-b’结构处，第一间断区域81两侧的第一栅线11由第二绝缘层42上方的第一电极51经过过孔与第二栅线21搭桥连接；结合图6以及图9所示，即，c-c’结构处，第二间断区域82两侧的第二数据线23通过第二凸出部92由位于第二绝缘层42上方的第二电极52经过过孔与第一数据线13的相应第一凸出部91搭桥连接，参见图9。在具体实施时，第二绝缘层42背离第二导电层的一面设置有像素电极层，像素电极层的像素电极55通过过孔与第一漏极15以及第二漏极25导通连接，第一电极51以及第二电极52与像素电极55同层设置，像素电极层具体还可以设置第五电极54，第五电极54用于导通第一导电层的第一栅极12与第二导电层的第二栅极22，以减少薄膜晶体管的响应时间，增加驱动性能。

又例如，参见图10-图14所示，图10所示为第一导电层，图11所示为第二导电层，图12所示为叠层后的俯视示意图，图13为图12在c-c’处的截面结构示意图，图14为图12在b-b’处的截面结构示意图，其中，第一栅线11的与第一数据线13交叉的位置设置有第一间断区域81，第二数据线23的与第二栅线21交叉的位置设置有第二间断区域82，第二导电层之上设置有第二绝缘层42；

第一栅线11背离第一栅极12的一侧在第一间断区域81的两侧分别设置有第三凸出部93，第二栅线21在与第三凸出部93对应的区域分别设置有第四凸出部94，即，第四凸出部94在衬底基板上的正投影与第三凸出部93在衬底基板上的正投影重叠；

结合图12以及图14所示，即，在b-b’结构处，第一间断区域81两侧的第一栅线11通过第三凸出部93由位于第二绝缘层42上方的第三电极57经过过孔与第二栅线21的第四凸出部94搭桥连接，参见图14所示；结合图12以及图13所示，即，在c-c’结构处，第二间断区域82两侧的第二数据线23由第二绝缘层42上方的第四电极56经过过孔与第一数据线13搭桥连接。在具体实施时，第二绝缘层42背离第二导电层的一面设置有像素电极层，像素电极层的像素电极55通过过孔与第一漏极15以及第二漏极25导通连接，第三电极57以及第四电极56与像素电极55同层设置，像素电极层具体还可以设置第五电极54，第五电极54用于导通第一导电层的第一栅极12与第二导电层的第二栅极22，以减少薄膜晶体管的响应时间，增加驱动性能。

又例如，参见图15-图19所示，图15所示为第一导电层，图16所示为第二导电层，图17所示为叠层后的俯视示意图，图18为图17在c-c’处的截面结构示意图，图19为图17在b-b’处的截面结构示意图，其中，第一数据线13的与第一栅线11交叉的位置设置有第一间断区域81，第二栅线21的与第二数据线23交叉的位置设置有第二间断区域82，第二导电层背离第一绝缘层41的一面设置有第二绝缘层42；

第一数据线13在背离第一源极14的一侧在第一间断区域81的两侧分别设置第一凸出部91，第二数据线23在与第一凸出部91对应的区域设置有第二凸出部92；

结合图17和图19所示，即，在c-c’处的结构，第一间断区域81两侧的第一数据线13通过第一凸出部91由位于第二绝缘层42上方的第二电极52经过过孔与第二数据线23的第二凸出部92搭桥连接；结合图17和图18所示，即，在b-b’处的结构，第二间断区域82两侧的第二栅线21由第二绝缘层42上方的第一电极51经过过孔与第一栅线11搭桥连接。在具体实施时，第二绝缘层42背离第二导电层的一面设置有像素电极层，像素电极层的像素电极55通过过孔与第一漏极15以及第二漏极25导通连接，第一电极51以及第二电极52与像素电极55同层设置，像素电极层具体还可以设置第五电极54，第五电极54用于导通第一导电层的第一栅极12与第二导电层的第二栅极22，以减少薄膜晶体管的响应时间，增加驱动性能。

又例如，参见图20-24所示，图20所示为第一导电层，图21所示为第二导电层，图22所示为叠层后的俯视示意图，图23为图22在b-b’处的截面结构示意图，图24为图22在c-c’处的截面结构示意图，其中，第一数据线13的与第一栅线11交叉的位置设置有第一间断区域81，第二栅线21的与第二数据线23交叉的位置设置有第二间断区域82，第二导电层背离第一绝缘层41的一面设置有第二绝缘层42；

第一栅线线11背离第一栅极12的一侧在第一间断区域82的两侧分别设置有第三凸出部93，第二栅线21在与第三凸出部93对应的区域分别设置有第四凸出部94；

结合图22和图24所示，即，在c-c’处的结构，第一间断区域81两侧的第一数据线13由第二绝缘层42上方的第四电极56经过过孔与第二数据线23搭桥连接；结合图22和图23所示，即，在b-b’处的结构，第二间断区域82两侧的第二栅线21通过第四凸出部94由位于第二绝缘层42上方的第三电极57经过过孔与第一栅线11的第三凸出部93搭桥连接。在具体实施时，第二绝缘层42背离第二导电层的一面设置有像素电极层，像素电极层的像素电极55通过过孔与第一漏极15以及第二漏极25导通连接，第三电极57以及第四电极56与像素电极55同层设置，像素电极层具体还可以设置第五电极54，第五电极54用于导通第一导电层的第一栅极12与第二导电层的第二栅极22，以减少薄膜晶体管的响应时间，增加驱动性能。

在具体实施时，有源层31(32)的材质为金属氧化物半导体。本发明实施例中，有源层31(32)为金属氧化物半导体时，第一导电层和第二导电层叠层分布，金属氧化物半导体保护其中，可有效避免光照对金属氧化物半导体光激发造成的阀值电压漂移，提高显示画面效果。第一导电层和第二导电层的材质较佳地可以为可以进行遮光的材质，具体可以为金属。

在具体实施时，第一绝缘层41的朝向第一导电层的一面和设置有有源层31，第一导电层的材质为导电金属氧化物或金属。传统半导体沉积在绝缘层上，段差较大，形成在其上的半导体有源层的缺陷态较多，半导体迁移率较低，薄膜晶体管驱动性能较差，本发明半导体沉积在金属层上，均一性好，形成在其上的半导体有源层的缺陷态较少，半导体迁移率较稿，薄膜晶体管驱动性能较好。

在具体实施时，第二导电层的材质与第一导电层的材质相同。具体的，可以都为导电金属氧化物(以氧化铟锡，ito为例)或金属(以mo、al、cu为)。

基于同一发明构思，本发明实施例还提供一种阵列基板，包括如本发明实施例提供的薄膜晶体管。

基于同一发明构思，本发明实施例还提供一种显示面板，包括如本发明实施例提供的阵列基板。

基于同一发明构思，本发明实施例还提供一种制作如本发明实施例提供的薄膜晶体管的制作方法，参见图25所示，包括：

步骤s101、在衬底基板之上形成第一导电层。具体的，在衬底基板之上形成第一导电层，包括：通过一次掩膜工艺，在衬底基板之上形成第一导电层。

步骤s102、在第一导电层背离衬底基板的一面形成第一绝缘层。

步骤s103、在第一绝缘层背离第一导电层的一面形成第二导电层。具体的，在第一绝缘层背离第一导电层的一面形成第二导电层，包括：通过一次掩膜工艺，在第一绝缘层背离第一导电层的一面形成第二导电层。其中，在第一导电层背离衬底基板的一面形成第一绝缘层之前还包括：在第一导电层背离衬底基板的一面形成有源层；和/或，在所述第一绝缘层背离第一导电层的一面形成第二导电层之前还包括：在第一绝缘层背离第一导电层的一面形成有源层。

在一种可能的实施方式中，制作方法还包括：

步骤s105、在第二导电层背离第一绝缘层的一面形成第二绝缘层；

步骤s106、在第二绝缘层背离第二导电层的一面形成像素电极层。

为了更清楚地理解本发明实施例提供的薄膜晶体管的制作方法，以下以第一栅线11的与第一数据线13交叉的位置设置有第一间断区域81，第二数据线23的与第二栅线21交叉的位置设置有第二间断区域82，第二导电层背离第一绝缘层41的一面设置有第二绝缘层42；第一数据线13在背离第一源极14的一侧在第一间断区域81的两侧分别设置第一凸出部91，第二数据线23在与第一凸出部91对应的区域设置有第二凸出部92为例，结合图26-图36，对本发明实施例提供的薄膜晶体管的制作方法进行如下详细说明。

步骤一：在衬底基板6上通过一次掩膜工艺形成第一栅线11、第一栅极12，第一数据线13、第一源极14，第一漏极15，以及与第一数据线13连接的第一凸出部91。如图26和图27所示，其中，图26为图27在a-a’处的截面示意图。衬底基板6具体可以为透明玻璃基板，第一栅线11、第一栅极12，第一数据线13、第一源极14、第一漏极15以及第一凸出部91均可以用导电金属氧化物(以氧化铟锡，ito为例)或金属(以mo、al、cu为例)层，均一性较高，可有效降低金属氧化物半导体缺陷态的产生。

步骤二：在上述衬底基板6上通过一次掩膜工艺形成第一有源层31和第一绝缘层41，如图28所示。第一有源层31的材质可以为金属氧化物半导体。具体可以为二元氧化物半导体如zno，in2o3，sno2和ga2o3等，也可为三元氧化物半导体材料如inzno，znsno，ndino等，也可为四元氧化物半导体材料如igzo等。第一绝缘层41的材质可为sinx，sinox等膜层。

步骤三：在上述衬底基板6上通过一次掩膜工艺形成第二有源层32，如图29所示。第二有源层32材料可参考第一有源层31材料。第二有源层32位于第一有源层31上方，被第一绝缘层41隔开。

步骤四：在上述衬底基板6上通过一次掩膜工艺形成第二栅线21、第二栅极22、第二数据线23、第二源极24、第二漏极25、以及第二凸出部92。如图30和图31所示。第二栅线21以及第二栅极22在此层掩膜工艺中在第二间断区域82的两侧预留出过孔第一过孔111、第二过孔112，第二栅极22位于第一栅极12上方，预留出第三过孔113，如图31所示，此多个过孔为后续双栅极连接预留过孔。第二数据线23在此层掩膜工艺中预留出第六过孔116、第七过孔117，第二漏极25预留出第四过孔114、第五过孔115，此多个过孔为后续双源漏极连接预留过孔。其中，除第一间断区域81以及第二间断区域82以外，第二栅线21、第二栅极22、第二数据线23、第二源极24、第二漏极25在衬底基板6上的正投影分别与第一栅线11、第一栅极12、第一数据线13、第一源极14、第二源极15在衬底基板6上的正投影分别对应重叠。

步骤五：在上述衬底基板6上通过一次掩膜工艺形成第二栅极绝缘层42。结合图32和图33所示，其中，图33为形成像素电极层后的结构示意图，且未示出绝缘层，仅是对绝缘层上的过孔进行说明，其中，图32为图33在a-a’处的截面示意图。结合图31-图33所示，绝缘层与第三过孔113对应的位置形成第八过孔118(经过第二栅极22的第三过孔113导通至第一栅极12)，与第四过孔对应的位置形成第九过孔119(经过第二漏极24的第四过孔114导通至第一漏极15)，与第五过孔对应的位置形成第十过孔120(导通至第二漏极25)。结合图31、图33以及图34所示，即，在结构c-c’处，绝缘层在与第六过孔116对应的位置形成第十一过孔121(经过第二源极的第六过孔116导通至第一源极14的第一凸出部91)，在与第七过孔117对应的位置处形成第十二过孔122(经过第二源极的第七过孔117导通至第一源极14的第一凸出部91)。结合图31、图33以及图35所示，即，在结构b-b’处，绝缘层在与第一过孔111对应的位置处形成第十三过孔123(经过第二栅线21的第一过孔111导通至第一栅线11)，在与第二过孔111对应的位置处形成第十四过孔124(经过第二栅线21的第二过孔112导通至第一栅线11)。

步骤六：在上述衬底基板6上通过一次掩膜工艺形成像素电极55。结合图33以及图36所示，像素电极55为透明导电层(以ito为例)。第一栅线11和第二栅线21经过第十三过孔123、第十四过孔124用第一电极51上下左右导通；第一数据线13和第二数据线23通过第十一过孔121和第十二过孔122用第二电极52上下左右导通；tft区的上下第一栅极12和第二栅极22通过第八过孔118用第五电极54上下导通；第一漏极15和第二漏极25通过第九过孔119用像素电极55的部分第六电极53上下导通，第六电极53连接像素区的像素电极55，第十过孔120连接第二漏极25和像素电极55，且像素电极55同时覆盖第九过孔119和第十过孔120，增强过孔搭接能力，考虑过孔占用面积，第十过孔120可根据需要选择与否。

本发明实施例有益效果如下：本申请实施例提供的薄膜晶体管包括：位于衬底基板之上的第一导电层、位于第一导电层背离衬底基板一面的第一绝缘层、位于第一绝缘层背离第一导电层一面的第二导电层，其中，第一绝缘层的朝向第一导电层的一面和/或朝向第二导电层的一面设置有有源层；第二导电层的第二栅线、第二栅极、第二数据线、第二源极、第二漏极在衬底基板上的正投影分别与第一导电层的第一栅线、第一栅极、第一数据线、第一源极、第一漏极在衬底基板上的正投影对应重叠，第一栅线与第二栅线之间、第一数据线与第二数据线之间、第一漏极与第二漏极之间，均通过过孔导通连接，即，本发明实施例提供的薄膜晶体管，栅极和源漏极同层设置，可有效提高设置薄膜晶体管的阵列基板的均一性，降低段差，避免成盒工艺接触摩擦产生污渍，且栅极、源漏极同层布线相对传统栅极、源漏极单层布线，在不影响覆盖面积的情况下，保留面积更多，更节约成本；栅极、源漏极以及有源层均为双层设置时，过孔连通双层有源层及双栅极层，近似增加了有源层的厚度及栅极厚度，双层栅极可同时驱动双层有源层，形成了双薄膜晶体管驱动结构，进而提高薄膜晶体管驱动能力，减少响应时间，降低驱动电压，节约功耗；另外，不同层栅极、源漏极、像素电极通过过孔连接，减少电阻电容延迟(rcdelay)，可有效降低功耗，且单层栅极、源漏极的短线，单个过孔的搭接不良，不会影响电路的导通，进而增加了产品良率。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。