一种晶体管及其制作方法与流程

本发明涉及半导体技术领域，具体涉及一种半导体晶体管及其制作方法。

背景技术：

在功率应用设备中，vdmos(verticaldiffusedmetaloxidesemiconductor,垂直双扩散金属氧化物半导体场效应晶体管)是一种可以广泛使用的金属氧化物半导体场效应晶体管功率器件，其具有输入阻抗高、开关速度快、工作频率高、电压控制、热稳定性好等一系列独特特点，应用于开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面。vdmos器件有一个非常重要的参数，eas(energyavalanchestress，单脉冲雪崩能量)，定义为单次雪崩状态下器件能够消耗的最大能量。功率器件工作时，在源极和漏极会产生较大的电压尖峰，必须考虑器件的雪崩能量。eas能力也是衡量vdmos器件的一个非常重要的参数。

一般器件的eas失效有两种模式，热损坏和寄生三极管导通损坏。寄生三极管导通损坏是指器件本身存在一个寄生的三极管(外延层-体区-源区)，当器件关断时，源漏间的反向电流流经体区时，产生压降，如果此压降大于寄生三极管的开启电压，则此反向电流会因为三极管的放大作用将寄生三极管导通，导致失控，此时，栅极电压已不能关断vdmos，从原理上来说，为防止失效产生，关键是防止寄生的三极管导通，为防止寄生的三极管导通，必须要减小体区电阻或者增大源区和体区的短接面积，目前的制作方法中，由于深体区距离沟道区较近，考虑到器件开启电压的问题，不能将深体区做的过浓或过深，这就给优化器件eas能力带来了很大的困难。

技术实现要素：

鉴于以上情况，本发明所要解决其技术问题采用以下的技术方案来实现。

第一方面，本发明实施例提供一种晶体管的制作方法,包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的第一外延层；在所述第一外延层上表面形成第二导电类型的体区；在所述体区上表面和所述第一外延层上表面分别形成第一沟槽和第二沟槽；在所述第一沟槽底部和所述第二沟槽底部形成第二导电类型的注入区；在所述第二沟槽侧壁形成第一导电类型的掺杂区；在所述第二沟槽内形成氧化层；在所述第一沟槽内形成第二外延层；在所述第一外延层上表面形成栅氧化层和多晶硅层。

进一步地，在所述体区上表面形成第一沟槽和第二沟槽之前具体包括，在所述第一外延层上表面通过淀积工艺形成氧化硅层，用于作为刻蚀沟槽时的保护层。

进一步地，在所述第一沟槽底部和所述第二沟槽底部形成第二导电类型的注入区具体包括，在所述第一沟槽底部和所述第二沟槽底部通过离子注入形成所述注入区。

进一步地，在所述第二沟槽侧壁形成第一导电类型的掺杂区之前具体包括，在所述第一沟槽内通过淀积工艺形成氮化硅层，用于保护第一沟槽内的注入区。

进一步地，在所述第二沟槽内形成氧化层具体包括，在所述第二沟槽内通过氧化工艺形成所述氧化层的同时，对所述第一沟槽和所述第二沟槽进行热驱入工艺，用于扩散所述注入区和所述掺杂区的离子。

进一步地，在所述第一沟槽内形成第二外延层之后具体包括，在所述第一沟槽内通过外延工艺形成所述第二外延层后，对所述第二外延层进行快速热退火工艺，用于扩散所述第二外延层内的离子与所述第一沟槽内的注入区共同形成深体区。

第二方面，本发明实施例还提供一种晶体管，包括，第一导电类型的衬底；第一导电类型的第一外延层，形成于所述衬底上表面；第二导电类型的体区，形成于所述第一外延层上表面；第一沟槽和第二沟槽，分别形成于所述体区上表面和所述第一外延层上表面；第二导电类型的注入区，形成于所述第一沟槽底部和所述第二沟槽底部；第一导电类型的掺杂区，形成于所述第二沟槽侧壁；氧化层，形成于所述第二沟槽内；第二外延层，形成于所述第一沟槽内；栅氧化层和多晶硅层，形成于所述第一外延层上表面。

进一步地，所述第一沟槽位于所述体区上表面，所述第二沟槽位于所述体区两侧的所述第一外延层上表面，用于减小导通电阻。

进一步地，所述第一沟槽和所述第二沟槽的深度为所述体区结深的三分之一，用于后续形成深体区减小所述体区电阻。

进一步地，所述注入区与所述第二外延层共同形成深体区。

本发明实施例的技术方案通过改变vdmos的制作流程，采用刻蚀沟槽外延形成深体区进而减小体区电阻，提升了器件的eas能力，采用刻蚀沟槽后离子掺杂，减小了器件的导通电阻，提高了vdmos的工作性能。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。

在附图中：

图1为本发明实施例所述的晶体管制作方法流程示意图；

图2为本发明实施例所述的衬底和第一外延层结构示意图；

图3为本发明实施例所述的氧化硅层结构示意图；

图4为本发明实施例所述的沟槽结构示意图；

图5为本发明实施例所述的第一沟槽和第二沟槽结构示意图；

图6为本发明实施例所述的掺杂区结构示意图；

图7为本发明实施例所述的氧化层结构示意图；

图8为本发明实施例所述的第二外延层结构示意图；

图9为本发明实施例所述的栅氧化层和多晶硅层结构示意图。

具体实施方式

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

通常使用两个复杂的制作工艺制造半导体器件：前端制造和后端制造。前端制造包含在半导体晶片的表面上形成多个小片。在晶片上的每个小片包含有源和无源电子元件，所述有源和无源电子元件电连接以形成功能性电路，有源电子元件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子元件，诸如电容器、电感器、电阻器和变压器。产生执行电路功能所必要的电压和电流之间的关系。

通过一系列的工艺步骤，在半导体的表面上形成无源和有源元件，所述工艺步骤包括掺杂、沉积、光刻、刻蚀和平坦化。掺杂通过诸如离子注入或热扩散的技术，将杂质引入半导体材料中。掺杂工艺改变有源器件中的半导体材料的导电率，将半导体材料转换为绝缘体、导体，或者响应于电场或基极电流动态地改变半导体材料的传导率。

有源和无源元件由具有不同电性能的材料的层形成。可通过部分地由被沉积的材料的类型所决定的多种沉积技术来形成这些层。例如，薄膜沉积可包括化学气相沉积、物理气相沉积、电解电镀和非电解电镀工艺。通常图案化每个层以形成有源元件、无源元件或者元件之间的电连接的部分。

以下结合图1-图9，对本发明实施例提供一种晶体管的制作方法进行详细说明，该方法包括：

s01：提供第一导电类型的衬底1；

s02：在所述衬底1上表面形成第一导电类型的第一外延层2；

s03：在所述第一外延层2上表面形成第二导电类型的体区3；

s04：在所述体区3上表面和所述第一外延层2上表面分别形成第一沟槽5和第二沟槽6；

s05：在所述第一沟槽5底部和所述第二沟槽6底部形成第二导电类型的注入区7；

s06：在所述第二沟槽6侧壁形成第一导电类型的掺杂区9；

s07：在所述第二沟槽6内形成氧化层10；

s08：在所述第一沟槽5内形成第二外延层11；

s09：在所述第一外延层2上表面形成栅氧化层13和多晶硅层14。

本发明实施例的技术方案通过改变vdmos的制作流程，采用刻蚀沟槽外延形成深体区进而减小体区电阻，提升了器件的eas能力，采用刻蚀沟槽后离子掺杂，减小了器件的导通电阻，提高了vdmos的工作性能。

下面参照附图，对上述形成所述晶体管的具体方法加以详细阐述。

如图2所示，步骤s01：提供第一导电类型的衬底1，具体的，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。在接下来的实施例中，均以所述第一导电类型为n型掺杂，所述第二导电类型为p型掺杂为例进行描述，但并不对此进行限定。

具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合，所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，尤其所述衬底1为单晶硅衬底，这是因为硅衬底材料以及其中的单晶硅材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的一些实施例中，所述衬底1为第一导电类型的半导体，所述衬底1可以为在单晶硅中掺杂磷元素或砷元素或两者的任意组合制成。

如图2所示，步骤s02：在所述衬底1上表面形成第一导电类型的第一外延层2，具体的，所述衬底1上进行第一导电类型的n型掺杂形成所述第一外延层2，第一外延层2的掺杂浓度和厚度不仅决定了器件的击穿电压，也影响了器件的导通电阻，高的击穿电压要求厚的轻掺杂的第一外延层，而低的导通电阻则要求薄的重掺杂的第一外延层，因此必须选择最佳的外延参数，使得满足击穿电压同时导通电阻较小，在一个实施例中，所述第一外延层2掺杂浓度小于所述半导体的掺杂浓度，使得第一外延层2有一个较高的击穿电压，进而保护器件。

如图2所示，步骤s03：在所述第一外延层2上表面形成第二导电类型的体区3，具体的，以所述第一外延层2上表面的光刻胶作为掩蔽膜对所述半导体进行离子注入工艺，在本发明的一个实施例中，注入的离子为硼离子，形成的体区3结深为3-4μm之间。

如图3-5所示，步骤s04：在所述体区3上表面和所述第一外延层2上表面分别形成第一沟槽5和第二沟槽6，具体的，在所述第一外延层2上表面通过淀积工艺形成一层氧化硅层4，所述氧化硅层4作为后续刻蚀第一沟槽5和第二沟槽6的保护层；在所述氧化硅层4的上表面制备掩膜材料，所述掩膜材料具体为光刻胶，光刻胶在所述氧化硅层的上表面形成光刻胶层，在所述光刻胶层上通过刻蚀形成在所述氧化硅层4上表面的后续第一沟槽5和第二沟槽6的若干沟槽，去除所述光刻胶层，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高；以所述氧化硅层4作为掩膜层对所述体区3上表面进行刻蚀形成所述第一沟槽5，以所述氧化硅层4作为掩膜层对所述第一外延层2上表面进行刻蚀形成所述第二沟槽6，所述第一沟槽5和所述第二沟槽6的结深相同，所述第一沟槽5和所述第二沟槽6的结深为所述体区3结深的三分之一约1μm左右，用于使后续注入区7形成深体区12的结深在晶体管的设计范围之内，避免导致器件失效，所述第一沟槽5与所述第二沟槽6的数量由器件的设计要求决定，并不仅限于附图中第一沟槽和第二沟槽的数量。

如图5所示，步骤s05：在所述第一沟槽5底部和所述第二沟槽6底部形成第二导电类型的注入区7，具体的，在所述第一沟槽5底部和所述第二沟槽6底部进行离子注入工艺形成第二导电类型的注入区7，在本发明的一个实施例中，注入的离子为硼离子，注入浓度为2e14-3e14/cm2之间。

如图6所示，步骤s06：在所述第二沟槽6侧壁形成第一导电类型的掺杂区9，具体的，在所述氧化硅上表面通过淀积工艺再次形成一层氮化硅层8，在所述氮化硅层8的上表面制备掩膜材料，所述掩膜材料具体为光刻胶，光刻胶在所述氮化硅层8的上表面形成光刻胶层，在所述光刻胶层上通过刻蚀保留所述体区上表面的氮化硅层8，去除其他区域的氮化硅层8，用于在后续工艺时保护所述第一沟槽5；在所述氧化硅层4和氮化硅层8的保护下，对所述第二沟槽6进行离子注入工艺形成所述掺杂区9，在本发明的一个实施例中，使半导体上表面垂线与注入离子束呈7°-20°左右的夹角β，离子注入的角度由实际的器件设计决定，所述第二沟槽6的结深深度增加，相应离子注入的角度适当增大，所述注入离子为第一导电类型的重掺杂离子，注入浓度在1e15-2e15/cm2之间。

如图7所示，步骤s07：在所述第二沟槽6内形成氧化层10，具体的，在所述第一外延层2上表面的氧化硅层4和氮化硅层8的保护下，对所述第二沟6槽侧壁进行氧化工艺形成所述氧化层10，所述氧化层10将所述第二沟槽6填满，在本发明的一些实施例中，氧化工艺包括热氧化法和化学气相沉积法，其中热氧化法包括干氧氧化、水汽氧化、湿氧氧化和氢氧合成氧化等，优选的，本发明的实施例采用干氧氧化，氧化温度在1100℃-1150℃之间，使得形成的氧化层结构致密。在进行氧化工艺的同时，对所述第一沟槽5和所述第二沟槽6进行热驱入工艺，通过热驱入工艺激活扩散所述注入区7和所述掺杂区9的离子，改变相应注入区7和掺杂区9的导电率，进而减小导通电阻，降低器件的功耗。

如图8所示，步骤s07在所述第二沟槽6内形成氧化层10之后具体包括，通过刻蚀工艺去除所述氮化硅层8和所述氧化硅层4，刻蚀工艺包括湿法刻蚀和干法刻蚀，在本发明的一个实施例中，通过湿法刻蚀去除所述氮化硅层8，然后通过干法刻蚀去除所述氧化硅层4。

如图8所示，步骤s08：在所述第一沟槽5内形成第二外延层11，具体的，通过淀积工艺在所述第一沟槽55内形成所述第二外延层11，薄膜淀积是指任何在硅片衬底上物理或化学淀积一层膜的工艺，属于薄膜制造的一种工艺，所淀积的薄膜可以是导体、绝缘材料或者半导体材料，诸如二氧化硅、氧化硅、多晶硅以及金属，淀积工艺有化学气相淀积、电镀、物理气相淀积、蒸发和旋涂等方法。在本发明的一个实施例中，通过化学气相淀积形成所述第二外延层11，化学气相沉积所形成的第二外延膜层致密且均匀,沉积速度快。在所述第一沟槽5内形成第二外延层11之后，对所述第一沟槽5上表面进行干法回刻或者化学机械抛光平坦化所述第一外延层2上表面，干法回刻是在起伏的硅片表面旋涂一层厚的介质材料或其他材料，这层材料可以填充空洞和表面的低处，作为平坦化的牺牲层，然后用干法刻蚀技术进行刻蚀，利用高处刻蚀速率快，低处刻蚀速率慢来实现平坦化，当被刻蚀的介质层达到希望的厚度时刻蚀停止，这样把起伏的表面变得相对平滑，实现了局部平坦化，优选的，通过干法回刻平坦化所述第一外延层2上表面。

如图9所示，步骤s08在所述第一沟槽5内形成第二外延层11之后具体包括，对所述第二外延层11进行快速热退火工艺，退火工艺是利用热能将离子注入后的样品进行热处理，以消除辐射损伤，激活注入杂质，恢复晶体的电性能，快速热退火工艺有脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火及非相干宽带光源快速退火等，共同的特点是在瞬时内使硅片的某个区域加热到所需的温度，并在较短的时间内完成退火，在本发明的一个实施例中，通过控制退火温度在1050℃-1100℃之间，温度低于步骤s07时的氧化温度，防止所述第二沟槽6底部的注入区7在快速热退火工艺后受到影响，通过退火工艺，所述第二外延层11与所述第一沟槽5的注入区7共同扩散形成深体区12，所述深体区12离子掺杂浓度更高，其电阻较低，降低了整个体区3的电阻，进而提升了器件的eas能力。

如图9所示，步骤s09：在所述第一外延层2上表面形成栅氧化层13和多晶硅层14，具体的，在所述第一外延层2上表面通过淀积工艺形成所述栅氧化层13和多晶硅层14，在本发明的一个实施例中，采用化学气相淀积形成所述栅氧化层13和多晶硅层14。

本发明实施例提供的一种晶体管的制作方法，通过改变vdmos的制作流程，采用刻蚀沟槽外延形成深体区进而减小体区电阻，提升了器件的eas能力，采用刻蚀沟槽后离子掺杂，减小了器件的导通电阻，提高了vdmos的工作性能。

本发明实施例提供一种晶体管，包括：

第一导电类型的衬底1；

第一导电类型的第一外延层2，形成于所述衬底1上表面；

第二导电类型的体区3，形成于所述第一外延层2上表面；

第一沟槽5和第二沟槽6，分别形成于所述体区3上表面和所述第一外延层2上表面；

第二导电类型的注入区7，形成于所述第一沟槽5底部和所述第二沟槽6底部；

第一导电类型的掺杂区9，形成于所述第二沟槽6侧壁；

氧化层10，形成于所述第二沟槽6内；

第二外延层11，形成于所述第一沟槽5内；

栅氧化层13和多晶硅层14，形成于所述第一外延层2上表面。

进一步地，所述第一沟槽5位于所述体区3上表面，所述第二沟槽6位于所述体区3两侧的所述第一外延层2上表面，所述第二沟槽6侧壁的第一导电类型的掺杂区9位于器件的漂移区，当器件导通时大幅降低导通电阻，所述第二沟槽6内的氧化层10位于后续栅氧化层13的下方，减小器件的栅极电容，提高器件的工作性能。

进一步地，所述第一沟槽5和所述第二沟槽6的深度为所述体区3结深的三分之一，通过控制沟槽结深，使得后续快速热退火工艺时控制所述深体区12体积，进而精确控制所述深体区12电阻，减小所述体区3电阻。

进一步地，所述注入区7与所述第二外延层11共同形成深体区12，所述注入区7经过热驱入工艺以及所述第二外延层11经过快速热退火工艺离子扩散，共同形成所述深体区12，所述深体区12电阻较小，而且其相较于体区3的体积更大，进而降低了整个体区3的电阻，可以防止寄生的三极管导通，提升器件的单脉冲雪崩能量，从而提升了器件的eas能力。

以上结合附图详细说明了本发明的技术方案，通过改变vdmos的制作流程，采用刻蚀沟槽外延形成深体区进而减小体区电阻，提升了器件的eas能力，采用刻蚀沟槽后离子掺杂，减小了器件的导通电阻，提高了vdmos的工作性能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。